「output buffer」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

The delta-sigma AD converter for quantizing and converting an input analog signal to an output digital signal has a first stage for outputting the input analog signal via a coefficient buffer 101, an arithmetic unit 102, delay units 103, 105 and a coefficient buffer 106 to an arithmetic unit 107 in the latter stage.例文帳に追加

入力アナログ信号を量子化して出力ディジタル信号に変換するデルタシグマ型ＡＤ変換器の１段目では、入力アナログ信号が係数バッファ１０１、演算器１０２、遅延器１０３、１０５、係数バッファ１０６を経由して後段の演算器１０７に出力される。 - 特許庁

The portable terminal has an acceleration detection means (acceleration sensor 6) which detects acceleration and a buffer material output means (protection control part 20) for outputting a buffer material (cushion 1) provided inside a casing to the outside of the casing based on the detected acceleration (an acceleration detection part 30).例文帳に追加

携帯端末は、加速度を検出する加速度検出手段（加速度センサ６）と、検出された加速度に基づいて（加速度検出部３０）、筐体の内部に設けられた緩衝材（クッション１）を、当該筐体の外部に出力する緩衝材出力手段（保護制御部２０）とを備える。 - 特許庁

Thereafter, the image processing apparatus again reads compressed data in the unit of the block from the flash ROM 30 and applies expansion processing, stores the result to a V resize buffer 24, and applies image processing to the image data outputted from the V resize buffer 24 on the basis of the produced image processing parameter and provides an output.例文帳に追加

その後、再度、フラッシュＲＯＭ３０からブロック単位の圧縮データを読み出して伸張処理し、これをＶリサイズバッファ２４に保持し、このＶリサイズバッファ２４から出力される画像データを前記作成した画像処理パラメータに基づいて画像処理して出力するようにしている。 - 特許庁

The control circuit 4 comprises a connecting terminal 13 to which a capacity C is connected, a constant current source 6 that feeds a charge current to the capacitor C, a buffer 17 that inputs a charge voltage of the capacity C, and voltage dividing resistors R that divide output voltages of the buffer 17.例文帳に追加

制御回路４は、容量Ｃが接続される接続端子１３と、容量Ｃに充電電流を供給するための定電流源６と、容量Ｃの充電電圧を入力するバッファ１７と、バッファ１７の出力電圧を分圧する分圧抵抗Ｒとを備える。 - 特許庁

Counting is started in a counter circuit from the transmission start time of ZSCK, an impedance adjusting signal corresponding to a counted value is added to the output buffer OB, a reflection input value is reduced and the input buffer IB is inverted at the time when the value becomes equal to Vref.例文帳に追加

上記ＺＳＣＫの送信開始時点からカウンター回路の計数が開始され、計数値に相応するインピーダンス調整信号が出力バッファＯＢに加えられ反射入力値は減少し、Ｖｒｅｆと等しくなった時点で入力バッファＩＢの反転が起る。 - 特許庁

Provided is an address signal generating means 3 of generating a readout address signal for an image signal stored in a frame buffer so as to output the image signal stored in the frame buffer 2 as an array of m×n (m, n: natural numbers) reduced images on a display screen.例文帳に追加

フレームバッファ２に記憶された画像信号が、表示画面上にｍ×ｎ（ｍ、ｎは自然数）個の縮小画像の配列として出力されるように、フレームバッファ２に記憶された画像信号の読み出しアドレス信号を生成するアドレス信号生成手段３を備える。 - 特許庁

This data transfer device has the buffer 108 between an image processor 2 and an image input/output device 3, and a common memory 4 common-accessed by them, performs control so that the buffer 108 is used for only specific access, and simultaneously controls data transfer to the common memory 108.例文帳に追加

画像処理装置２および画像入出力装置３とそれらに共有アクセスされる共有のメモリ４間にバッファ１０８を具備し、特定のアクセスにのみバッファ１０８を使用するよう制御すると同時に共有のメモリ１０８へのデータ転送を制御する。 - 特許庁

A nonlinear displayed image distortion correction mechanism is provided which variably controls the display clock velocity of an image when an image having the horizontal nonlinear distortion is once input to a buffer memory 2 and then the image is output from the buffer memory 2, and the nonlinear displayed image distortion correction mechanism performs the nonlinear distortion.例文帳に追加

水平方向の非線形歪を持った画像をいったんバッファメモリ２に入力し、そのバッファメモリ２から画像を取り出すときに、画像の表示クロックの速度を可変制御する非線形表示画像歪補償機構を用意して、非線形歪の是正を行う。 - 特許庁

The drive voltage control device includes a buffer for generating the load drive voltage by input of a predetermined signal at the time of driving a load, and a boosting circuit for supplying boost voltage different from a target drive voltage to a signal line between an output terminal of the buffer and the load circuit at the early time of driving the load circuit.例文帳に追加

負荷駆動時には所定の駆動電圧を入力して、負荷回路を駆動するバッファと、前記負荷回路の駆動初期時に、前記バッファの出力端子と前記負荷回路との間の信号線に目標駆動電圧とは異なるブースト電圧を与えるブースト回路とを有する。 - 特許庁

In a process of shifting from a transient state to a stationary state of phase drawing, variation of average voltage output of the loop filter 12 which occurs in switching loop bands is reduced and the lockup time is shortened by performing control of stopping the sub-buffer circuit 21 after stopping the sub-buffer circuit 7.例文帳に追加

位相引き込みの過渡状態から定常状態へ移行する過程で、サブバッファ回路７を停止した後、サブバッファ回路２１を停止させる制御を行うことで、ループ帯域の切替え時に起こるループフィルタ１２の平均電圧出力の変化量を小さくして、ロックアップタイムを短縮する。 - 特許庁

A buffer management section 14 manages the sizes of the areas in the storage section 15 so that the areas have a ring-like list structure every block, and changes the list structure based on a buffer reconstruction determination condition, thereby dynamically changing the sizes of the areas during input/output of the stream data.例文帳に追加

バッファ管理部１４は、記憶部１５における領域のサイズに関し、ブロック単位にリング状のリスト構造となるように領域を管理し、バッファ再構築判定条件を元にリスト構造を変更することでストリームデータの入出力中に領域のサイズの変更を動的に行う。 - 特許庁

The controller 4 determines, on receipt of a retransfer request from the host 2 after the transfer, the presence of the influence of noise or the like in the data transferred to the host 2, and the data transfer control part 9 controls the I/O buffer switching part 8 to reduce the noise by lowering the drivability of the output buffer.例文帳に追加

転送後、ホスト２からの再転送要求があると、コントローラ４は、ホスト２に転送したデータにノイズなどの影響があると判断し、データ転送制御部９がＩ／Ｏバッファ切り替え部８の制御を行い、出力バッファのドライブ能力を下げてノイズを低減する。 - 特許庁

A buffer circuit of a CMOS configuration is connected between an output node N2 of a flip-flop circuit of a CMOS configuration and a 2nd bit line BL_R for reading data, and also a pair of control nodes N5, N6 of the buffer circuit is connected to a pair of word lines WL, /WL, respectively.例文帳に追加

ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。 - 特許庁

A data compression device 10A includes: a data pattern analyzer 21 for analyzing data transmitted to an input buffer 30 and generating an analysis code based on the analysis result; and a data compression manager 40 for selectively compressing data output from the input buffer based on the analysis code.例文帳に追加

データ圧縮装置１０Ａは、入力バッファ３０に伝送されるデータを分析し、該分析結果に基づいて、分析コードを生成させるデータパターン分析器２１と、分析コードに基づいて、入力バッファから出力されたデータを選択的に圧縮するデータ圧縮管理器４０とを含む。 - 特許庁

A controllable buffer is inserted in a specific level of a clock tree, and a controller is provided for adjusting two clocks having different phases, and PMOS/NMOS arrangements in the controllable buffer are controlled by the output bus C[x:0] of the controller.例文帳に追加

クロックツリー回路において、制御可能なバッファを前記クロックツリー回路の特定なレベルに差込み、且つ何れか二つの位相の異なるクロックを接収する制御器を提供し、前記制御器の出力バスC[x:0]により制御可能なバッファにおけるＰＭＯＳ/ＮＭＯＳの排列を制御する。 - 特許庁

An adder 108 reads the rake synthesis intermediate result corresponding to the selected data from the buffer 109, adds the data selected by the switch 107 to the read rake synthesis intermediate result and provides an output of the rake synthesis intermediate result after update to the buffer 109.例文帳に追加

加算器１０８は、選択されたデータに対応するレイク合成中間結果をバッファ１０９から読み出し、読み出されたレイク合成中間結果にスイッチ１０７により選択されたデータを加算して、更新後のレイク合成中間結果としてバッファ１０９に出力する。 - 特許庁

A control circuit 300 for switching a signal to be inputted to an SSTL input buffer circuit 800 is connected to an SSTL input buffer circuit 800 so that an inside clock enable signal int.CKE being an output signal can be properly controlled, and that the malfunction of the circuit can be prevented.例文帳に追加

ＳＳＴＬ入力バッファ回路８００にＳＳＴＬ入力バッファ回路８０に入力される信号を切り替えるコントロール回路３００を接続することにより出力信号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを適切に制御し回路の誤作動を避けることができる。 - 特許庁

Further, for the bidirectional signal line, the leakage current is prevented by replacing the output tristate buffer of the ON block 40 by the sixth care circuit 6 and inserting the second care circuit 2 in front of the tristate buffer when the bidirectional signal voltage level is made the voltage of the OFF block 41.例文帳に追加

また、双方向信号線については、双方向信号電圧レベルをＯＦＦブロック４１の電圧にする場合、ＯＮブロック４０の出力トライステートバッファを第６のケア回路６に置換し、トライステートバッファ前に第２のケア回路２を挿入しリーク電流を防止する。 - 特許庁

To solve the problem that, in the case a circuit becomes large-scaled, the delay quantity of a clock buffer tends to increase, which causes the change point of output data to approach the rising of the clock of LSI 1 when the delay quantity of the clock buffer approaches one cycle, and causes occurrence of latch miss, resulting in impossibility of correct receiption of data.例文帳に追加

回路規模が大きくなると、クロックバッファの遅延量は大きくなる傾向にあり、そのため、クロックバッファの遅延量が１サイクルに近づくと、出力データの変化点とLSI1のクロックの立ち上がりが近づき、ラッチミスを起こしてしまい、データを正しく受け取れなくなってしまう。 - 特許庁

An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.例文帳に追加

第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁

Thus, since the DAC 13 can convert, while one analog buffer 14A is outputting an analog picture signal, an analog picture signal to be input to the other analog buffer 14B, the number of the DACs 13 can be reduced while ensuring the output periods of the analog buffers 14A and 14B.例文帳に追加

これにより、ＤＡＣ１３は、一方のアナログバッファ１４Ａがアナログ映像信号を出力中に他方のアナログバッファ１４Ｂに入力するアナログ映像信号を変換することができるので、アナログバッファ１４Ａ，１４Ｂの出力期間を確保しつつ、ＤＡＣ１３の数を減らすことができる。 - 特許庁

The duty ratio of at least one of the clock signals CLK1, CLK2, CLK3 can be changed by changing the duty ratio of at least one of output buffer signals outputted from respective buffer circuits 10-0A, 10-1A, 10-2A, 10-3A included in the clock generation circuit 1A.例文帳に追加

クロック生成回路１Ａに含まれるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの各々から出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の少なくとも一つのデューティ比を変化させることができる。 - 特許庁

In the configuration where an input buffer section 111 and an output buffer section 121 of interest are sandwiched by FFs 133, 143 of testing common circuit sections 131, 141 and FFs 103, 104 of the local clock section 101, diagnoses/tests are performed using an RAGR 161 and an MISR 162.例文帳に追加

テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。 - 特許庁

A sequence controller 415 checks whether or not an original reader controller 416, a spool controller 417 and an image output device controller 418 can secure a page buffer, and discriminates occurrence of a dead lock when all of them cannot secure the page buffer to conduct a dead lock processing.例文帳に追加

シーケンス・コントローラ４１５は、原稿読取装置コントローラ４１６、スプール・コントローラ４１７および画像出力装置コントローラ４１８がページバッファを確保できているかどうかをチェックし、いずれもページバッファ４０５を確保していない場合にデッドロック状態と判定し、デッドロック処理を行う。 - 特許庁

If power source potential VDD is restored while the potential V1 is voltage at which the FF5 and buffer 6 can be operated and the potential V2 is not less than the threshold voltage of the buffer 6, a data signal DI held to the FF 5 is output as it is as a data signal DO.例文帳に追加

電位Ｖ１がＦＦ５とバッファ６の動作可能な電圧で、かつ電位Ｖ２がバッファ６の閾値電圧を下回らない間に電源電位ＶＤＤが復旧すると、ＦＦ５に保持されているデータ信号ＤＩはそのままデータ信号ＤＯとして出力される。 - 特許庁

A reference capacitor CREF is connected to a variable capacitor at the common detection the node of the integrated circuit, and the common detection node is coupled with an input buffer and an output voltage VF of the input buffer is connected to a coarse bias, a gain stage 30 and a fine bias 32.例文帳に追加

基準キャパシタＣ_REFが、前記集積回路の共通検出ノードにおいて前記可変キャパシタに接続され、前記共通検出ノードは入力バッファに結合し、該入力バッファの出力電圧Ｖ_Fは、粗バイアスおよび利得段３０および細密バイアス段３２に接続される。 - 特許庁

The input voltage V_2 is impressed on the x input 12 via a buffer 22 and a resistor 16; the input voltage V_1 is also impressed on the y input 10 via a buffer 20; and the current in the x input 12 is related to the current of the z output 14 by the electric current gain.例文帳に追加

入力電圧Ｖ_２がバッファ２２及び抵抗器１６を介してはｘ入力１２に、また入力電圧Ｖ_１がバッファ２０を介してｙ入力１０に印加され、ｘ入力１２における電流が電流利得によってｚ出力１４の電流と関連付けられている。 - 特許庁

Regarding the raster data input in line sequence, all the raster data of the first line are stored in the buffer A first, and when the input of raster data of the second line onward is started, data are output from each buffer while storing the raster data according to the odd and even numbers of the lines, into the corresponding buffers.例文帳に追加

そして、ライン順に入力されるラスターデータについて、第１ラインのラスターデータ全てをバッファーＡへ記憶した後、第２ライン以降のラスターデータの入力が開始されると、ラインの偶奇に応じて入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを出力する。 - 特許庁

A DMAC 13 monitors the address from the output circuit 12 in a fixed interval, and when the leading address of a memory region #2 of an input buffer 14 is reached, the DMAC 13 controls a bus arbiter 15 to start to write new data from the top of a memory region #1 of the input buffer 14.例文帳に追加

ＤＭＡＣ１３は出力回路１２からのアドレスを一定間隔で監視しており、これが入力バッファ１４のメモリ領域＃２の先頭のアドレスに達したときは、ＤＭＡＣ１３がバスアービタ１５を制御して入力バッファ１４のメモリ領域＃１の先頭から新規データを書き込み始める。 - 特許庁

The image recorder performs image recording by temporarily storing externally inputted image data in an image data buffer 12 and then outputting it, and displays color information of the image data, information of input/output state and operability information of the image data buffer at a display section 14a.例文帳に追加

この画像記録装置は、外部から入力した画像データを画像データバッファ１２で一旦記憶してから出力し画像記録を行い、画像データの色情報、入出力状態の情報及び画像データバッファの動作可否情報を表示部１４ａに表示する。 - 特許庁

The latch circuit 14 latches data only when it receives the identical pulse 13, and transmits it to an output circuit 9, while the buffer circuit 15 connects the output circuit 9 electrically with a relay contact 10 to an object to be controlled only when it has received the signal from the AND circuit 5, and performs a control output.例文帳に追加

ラッチ回路１４は照合一致パルス１３を受信した時のみデータをラッチして出力回路９に送信し、バッファ回路１５は上記ＡＮＤ回路５からの信号を受信した時のみ出力回路９と制御対象へのリレー接点１０とを電気的に接続して制御出力を行う。 - 特許庁

Furthermore, the device has a level shift circuit which inputs the signal generated from the third external input terminal, converts a signal level and outputs the converted signal level, and a tri-state buffer circuit which inputs an output signal of the circuit, outputs it to the external output terminal, and brings the output to a high impedance state according to the second input signal.例文帳に追加

更に、第３外部入力端子からの信号を入力し信号レベルを変換して出力するレベルシフト回路及びその回路の出力信号を入力して外部出力端子に出力し第２入力信号に応じて出力をハイインピーダンス状態にすることが可能なトライステートバッファ回路を有する。 - 特許庁

An output buffer 180 comprises a pull-up NMOS transistor QHN for charging a data output terminal 90 by external power source potential Vdd at the time of outputting high level data and a pull-down NMOS transistor QLN for discharging the data output terminal 90 to a ground potential Vss at the time of outputting low level data.例文帳に追加

出力バッファ１８０は、ハイレベルデータ出力時にデータ出力端子９０を外部電源電位Ｖｄｄで充電するためのプルアップＮＭＯＳトランジスタＱＨＮと、ローレベルデータ出力時にデータ出力端子９０を接地電位Ｖｓｓに放電するためのプルダウンＮＭＯＳトランジスタＱＬＮとを含む。 - 特許庁

An output buffer circuit 110 is provided with an inverter 112, that inverts the output data from an internal circuit 20 and outputs the inverted data to an intermediate node ni, a gate connected to the intermediate node ni, and output transistors(TRs) QP1, QN1, QN2, QN3, that are connected in series between a power wire 80 and a ground wire 90.例文帳に追加

出力バッファ回路１１０は、内部回路２０からの出力データを反転して中間ノードｎｉに出力するインバータ１１２と、中間ノードｎｉと接続されるゲートを有し、電源配線８０と接地配線９０との間に直列に接続される出力トランジスタＱＰ１，ＱＮ１，ＱＮ２，ＱＮ３を備える。 - 特許庁

In synchronism with the timing of starting the fluctuation of the respective patterns, a CPU 60 performs the processing of chip-selecting a control output port 69 and outputting a left pattern-under-fluctuation signal, a center pattern- under-fluctuation signal and a right pattern-under-fluctuation signal through a unidirectional output buffer 70 to an external output connector 71.例文帳に追加

この各図柄を変動開始するタイミングに同期して、ＣＰＵ６０は、制御出力ポート６９をチップセレクトし単一方向出力バッファ７０を介して外部出力コネクタ７１に左図柄変動中信号、中図柄変動中信号及び右図柄変動中信号を出力する処理を行う。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

PWM drive method and device of a servo motor of this invention are configured to compare output signals (A) from each register (3-5) with command upper limit values (B) of the digital comparators (12-14), to inhibit an output by inputting an output inhibition signal (21) into the buffer circuit (22) when A>B, and to prohibit the drive of the servo motor.例文帳に追加

本発明によるサーボモータのＰＷＭ駆動方法及び装置は、各レジスタ(3〜5)からの出力信号(A)をディジタルコンパレータ(12〜14)の指令上限値(B)と比較し、Ａ＞Ｂの時に出力禁止信号(21)をバッファ回路(22)に入力して出力を禁止し、サーボモータの駆動を禁止する方法と構成である。 - 特許庁

When a slew rate signal SR is in High, if the slew rate function is normally working at the output buffer 1, an output signal 312 from the hold circuit 217 becomes High, determining a semiconductor circuit 650 as being without defects; and if the slew rate function is not working normally, the output signal 312 becomes Low, determining the semiconductor circuit 650 as being defective.例文帳に追加

スリューレート信号SRがHigh状態の時、出力バッファ１で正常にスリューレート機能が動いていれば保持回路２１７からの出力信号312がHigh状態になり、半導体回路６５０が良品と、スリューレート機能が動いていなければ出力信号312がLow状態になり、半導体回路６５０が不良品と、判定される。 - 特許庁

Each of the amplifying sections 130 includes a variable amplification stage 120 for amplifying the signal output to a pixel output line 1-6, with a gain selected from among a plurality of gains, and a buffer means 132 for amplifying the signal output from the variable amplification stage 120 and causing the holding capacitors 112s and 112n to hold the amplified signal.例文帳に追加

増幅部１３０は、画素出力線１−６に出力された信号を複数のゲインのうち選択されたゲインで増幅する可変増幅段１２０と、可変増幅段１２０から出力される信号を増幅して保持容量１１２ｓ、１１２ｎに保持させるバッファ段１３２とを含む。 - 特許庁

The operation of the switch B3 is inverted from the operations of the switches A2, C4, and the output buffer circuit generates two kinds of control signals comprising a noninverting signal "A" obtained from an output from a modulation circuit and an inverting signal "B" resulting from inverting the output from the modulation circuit by an inverting circuit 10 as signals for controlling the inverted operation.例文帳に追加

スイッチＡ２とスイッチＣ４に対してスイッチＢ３は反転した動作を行い、この反転した動作を制御するための信号として、変調回路からの出力に対して正信号「Ａ」と、変調回路からの出力を反転回路１０で反転させた反転信号「Ｂ」の２種類の制御信号を生成する。 - 特許庁

The controller 8 outputs TxFault, from the TxFault output terminal (b) to the output buffer 11; outputs a shutdown signal to the APC circuit 7 based upon input to the TxDisable input terminal (a); and outputs the TxFault to the external supervisory control signal input/output terminal (g), when a monitor value of a bias current exceeds a shutdown threshold.例文帳に追加

コントローラ８は、バイアス電流のモニタ値がシャットダウン閾値を超えた場合に、TxFault出力端子ｂから出力用バッファ１１にTxFaultを出力し、TxDisable入力端子ａへの入力に基づいてＡＰＣ回路７へシャットダウン信号を出力すると共に、TxFaultを外部監視制御信号入出力端子ｇへ出力させる。 - 特許庁

The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

The frequency-voltage conversion circuit comprises: a differentiation circuit receiving a clock signal; a buffer circuit receiving an output from the differentiation circuit outputting it as a pulse wave; an integration circuit converting the pulse wave output by the buffer circuit to a DC voltage; and a MOS transistor receiving the clock signal at a gate terminal and having a source terminal connected to a ground terminal and a drain terminal connected to an output terminal of the differentiation circuit.例文帳に追加

周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。 - 特許庁

Even if the surface of the speaker box 23 vibrates, radiation as the acoustic output is prevented by the buffer material 25, and generation of an unnecessary acoustic signal is prevented.例文帳に追加

スピーカボックス２３の表面が振動しても、緩衝材２５によって音響出力として放射されることを防ぎ、不要な音響信号を発生しないようにすることができる。 - 特許庁