「output buffer」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

The interface unit includes a processor that operates as a state machine and a buffer output memory unit for buffering a data group between the processor and the direct memory access unit of the data processing units.例文帳に追加

インターフェース・ユニットは、状態機械として作用するプロセッサと、このプロセッサとデータ処理ユニットの直接メモリ・アクセス・ユニットとの間でデータ群をバッファするバッファ出力メモリ・ユニットとを含む。 - 特許庁

Further, the control of the select terminal of the buffer circuit 207 is made to be controlled by the output terminal Q of the flip-flop 106 for latching the data switching signal from the SCAN_NT terminal.例文帳に追加

また、そのバッファ回路２０７のセレクト端子の制御が、ＳＣＡＮ＿ＮＴ端子からのデータ切換信号をラッチするフリップフロップ１０６の出力端子Ｑから制御されるよう構成した。 - 特許庁

Output signals from a buffer 12 are compared with a reference voltage 27 by a comparator 13 at the timing at which a comparator enable signal becomes 'H' and a voltage corresponding to a compared result is outputted.例文帳に追加

バッファ１２からの出力信号は、コンパレータイネーブル信号が“Ｈ”になるタイミングで、コンパレータ１３によって基準電圧２７と比較され、比較結果に応じた電圧が出力される。 - 特許庁

Then when a system clock 606 is supplied, vertical shift registers 602 and 603 sequentially select columns of pixels to be read through a timing generator 607 and data are sequentially set in an output buffer 604.例文帳に追加

次に、システムクロック606を与えると、タイミングジェネレータ607によって、垂直方向シフトレジスタ602および603は読みだす画素の列を順次選択して出力バッファ604にデータを順次セットする。 - 特許庁

A second buffer controls the voltage level at the output terminal in response to an input signal if the voltage level of the reference voltage signal is lower than the voltage level of the first voltage.例文帳に追加

第２バッファは、前記基準電圧信号の電圧レベルが前記第１電圧の電圧レベルより低ければ、入力信号に応答して前記出力端の電圧レベルを制御する。 - 特許庁

A destination ONU (Optical Network Unit) discrimination unit 14 discriminates destinations of a unicast frame and multicast frames output from a buffer 13 according to scheduling by a scheduling processing unit 17.例文帳に追加

送信先ＯＮＵ判定部１４は、スケジューリング処理部１７によるスケジューリングに応じてバッファ１３から出力されたユニキャストフレームおよびマルチキャストフレームの宛先を判定する。 - 特許庁

The chip 2 includes an output buffer 24 for sending a sending signal S_2→1 whose signal level coincides with the supply voltage VDD2 to the chip 1 via one bump in the connection bumps 3.例文帳に追加

チップ２は，信号レベルが電源電圧ＶＤＤ２に一致する送信信号Ｓ_２→１をチップ間接続バンプ３のうちの一のバンプを介してチップ１に送信する出力バッファ２４を含む。 - 特許庁

The comparator circuit comprises a current buffer circuit 12 for outputting a standby current to be output from a comparator unit 11 after being amplified by predetermined times in a normal mode.例文帳に追加

本発明のコンパレータ回路は、通常モード時には、コンパレータ部１１から出力される待機電流を所定倍増幅して出力する電流バッファ回路１２を備えている。 - 特許庁

The detection unit outputs a regulation signal, according to a comparison result between a specific reference signal, corresponding to an input digital signal and an output voltage outputted from the buffer unit.例文帳に追加

検出ユニットは、入力デジタル信号に対応する特定参照電圧とバッファユニットから出力された出力電圧との比較結果にしたがって、調整信号を出力する。 - 特許庁

First power-supply wiring HVL is connected to first circuits HC of the input/output buffer circuits BF and supplies a first power-supply voltage VCC1 to the first circuits HC.例文帳に追加

第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。 - 特許庁

To manufacture a semiconductor integrated circuit device in which three kinds of power supply voltages are used with optimized thickness of a gate oxide film of a transistor to be used for an input/output buffer.例文帳に追加

３種類の電源電圧が使用される半導体集積回路装置において、入出力バッファに用いられるトランジスタのゲート酸化膜厚を最適化して製造する。 - 特許庁

In timing to the output of 2nd data from the device 3, the 1st data is outputted from the buffer 2 to a high-order data bus and the two pieces of data are written to a memory 4 at the same time.例文帳に追加

デバイス３からの２回目のデータの出力に合わせて、バッファ２から上位データバスに１回目のデータが出力され、２つのデータが同時にメモリ４に書き込まれる。 - 特許庁

When the CPU receives an output operation request from a printing section (S4: YES), the image string data already written into the line buffer memory is read to be outputted to the printing section (S7).例文帳に追加

そして、ＣＰＵは、印刷部から出力処理要求を受けた際（Ｓ４：ＹＥＳ）、ラインバッファメモリに既に書き込み完了された画像列データを読み出して印刷部へと出力させる（Ｓ７）。 - 特許庁

The image processing unit applies image output processing in response to a printer driver to the image data subjected to the processing, temporarily stores the resulting data to a buffer B3, and allows any of printers A-C to print out the stored data.例文帳に追加

処理が施された画像データはプリンタドライバに応じた画像出力処理が行われ、バッファＢ３に一時保管された後、いずれかのプリンタＡ〜Ｃにおいてプリント出力される。 - 特許庁

Also the packet data received under the establishing process temporarily are held in the receiving order onto the buffer 3, and are output after renumbered as the converted packet headers which are read out to be generated after establishment.例文帳に追加

また、確立処理中に受信したパケットデータは、バッファ３に受信順に一時待避し、確立後に読み出して生成された変換パケットヘッダに付け替えて出力する。 - 特許庁

A control signal source validating an output buffer is given to flip-flop circuits 41 to 44, which produce a plurality of kinds of control signals with different timings.例文帳に追加

出力バッファを有効化する制御信号源を、フリップフロップ回路４１〜４４に入力し、該フリップフロップ回路４１〜４４によりタイミングの異なる複数種類の制御信号を生成する。 - 特許庁

A gain stage 800 and a dummy gain stage 820 are provided, and output signals of the gain stage 800 and the dummy gain stage 820 are supplied to an operating voltage buffer 840 and outputted to a control circuit.例文帳に追加

ゲイン段８００、ダミーゲイン段８２０を備え、ゲイン段８００及びダミーゲイン段８２０の出力信号は、作動電圧バッファ８４０に供給され、制御回路に出力する。 - 特許庁

Moreover, a system control means 120 selects an optimum compression rate of the signal compression means 100 on the basis of the output of the recording means 110 and the residual amount of the buffer memory 140.例文帳に追加

さらに、記録手段１１０の出力およびバッファメモリ１４０の残量に基づいて信号圧縮手段１００の最適な圧縮率をシステム制御手段１２０で選択する。 - 特許庁

In the adderss management for a common buffer, a plurality of output sequence chains having a write adderss register 20 and a read adderss register 30 are assigned to each flow such as quality class.例文帳に追加

共通バッファのアドレス管理において、品質クラス等のフロー毎に、書き込みアドレスレジスタ２０および読み出しアドレスレジスタ３０を有する出力順序チェーンを複数割当てる。 - 特許庁

Each of output buffer processing sections 50-55 is provided with a back pressure counter that divides a packet into plural fixed lengths, stores them in a packet memory in advance and counts plural pages received continuously.例文帳に追加

出力バッファ処理部５０〜５５に、パケットを複数の固定長に分割しあらかじめパケットメモリに保存し連続的に入力する複数のページをカウントするバックプレッシャカウンタを設ける。 - 特許庁

The air type shock buffer means 10 has a relay rod 11 interposed between the output rod 22 of the stop actuator 21 and the amount adjustment rack 6, a cylinder 12 formed in the relay rod 11, a piston 13 provided inside the cylinder 12, forming an air buffer chamber 12a, and an orifice 12b communicating the air buffer chamber 12a with the air.例文帳に追加

このエアー式衝撃緩衝手段１０は、停止アクチュエー２１の出力ロッド２２と上記調量ラック６との間に介在された中継ロッド１１と、この中継ロッド１１に形成されたシリンダー１２と、このシリンダー１２内に設けられてエアー緩衝室１２ａを形成するピストン１３と、上記エアー緩衝室１２ａを大気に連通するオリフィス１２ｂとを備える。 - 特許庁

The TS reproducing circuit 17 is provided with a buffer 17, a writing address counter 22 for writing a packet outputted from a transmission path decoding circuit into the buffer 17, a reading address counter 23 for reading the packet from the buffer 17 to output the smoothed TS, and a determining circuit 30 for synchronizing the multiplexed frame of the TS with an OFDM frame delayed by a transmission path decoding time.例文帳に追加

ＴＳ再生回路１７は、バッファ１７と、バッファ１７に対して伝送路復号回路から出力されたパケットを書き込む書き込みアドレスカウンタ２２と、バッファ１７からパケットを読み出し、スムージングしたＴＳを出力する読み出しアドレスカウンタ２３と、ＴＳの多重フレームと伝送路復号時間分の遅延をしたＯＦＤＭフレームとを同期させる判定回路３０とを備えている。 - 特許庁

Moreover, when the detection output of the starting port switch 17 gives an abnormal potential, a third circuit part (an OR gate 110 or an inversion input buffer 109) receiving an output of the second circuit part performs a signal processing to input an interrupt signal indicating that the detection output of the starting port switch 17 corresponds to a criminal detection output.例文帳に追加

さらに、第２回路部の出力を受ける第３の回路部（ＯＲゲート１１０，反転入力バッファ１０９）が、始動口スイッチ１７の検出出力が異常電位になった場合に始動口スイッチ１７の検出出力が不正な検出出力に該当することを示す割込信号をＮＭＩ端子３１２に入力させるための信号処理を行なう。 - 特許庁

An output exchange switch SW for sensor selection is provided between a buffer BFO in the final stage connected with one output terminal Mout and each transmission path of the buffers BF-A-BF-C, and one of each sensor is selected under the control of a sensor selection control circuit SSC, and the output data are obtained at the output terminal Mout.例文帳に追加

一つの出力端子Ｍｏｕｔに繋がる最終段のバッファＢＦＯと上記バッファＢＦ−Ａ〜−Ｃの各伝達経路との間に上記センサ選択の出力切換えスイッチＳＷが設けられ、センサ選択制御回路ＳＳＣの制御により各センサのうちの一つを選択し、その出力データが出力端子Ｍｏｕｔで得られるようになっている。 - 特許庁

Then, the output control part calculates delay time of output timing of the video images-sound of the respective hierarchies to other hierarchies based on scene detection signals of the respective hierarchies from the hierarchy scene detection part and time information in scene detection, and sets a buffer part of a hierarchy which is not delayed so as to increase a buffer amount equivalent to the calculated delay time.例文帳に追加

そして、出力制御部は、階層シーン検出部からの各階層のシーン検出信号とシーン検出時の時刻情報とに基づき、各階層の映像・音声の出力タイミングの他の階層に対する遅延時間を算出し、遅延していない階層のバッファ部に対して、算出した遅延時間に相当するバッファ量を増加させるように設定する。 - 特許庁

A path selection device is installed in each input path, so that it is not necessary to execute queuing, and a buffer storage device and a device for abandoning the same packet arriving with delay unique for flooding are installed in each output path, and the buffer storage device in an incoming side output path is provided with a storage capacity to such an extent that packet does not overflow.例文帳に追加

本発明は上記の課題を、入方路毎に経路選択装置を設置することにより待合せを行わせず、且つ出方路毎に緩衝記憶装置およびフラッディングに特有な遅れて到着する同一パケットを廃棄するための装置を設置し、着信側出方路における該緩衝記憶装置に対してはパケットが溢れない規模の記憶容量を具備させる手段により解決する。 - 特許庁

When the sub CPU 212 determines that the control command is receivable (S1030: Yes), the sub CPU produces receivable data, or information expressing it (S1040), allows an output buffer 232 to store the receivable data, and constantly transmits them from the output buffer 232 to the main CPU 12 of the main board 100 via a communication line Cc.例文帳に追加

そして、サブＣＰＵ２１２は、制御コマンドを受信可能であると判定した場合には（Ｓ１０３０：Ｙｅｓ）、その旨を表す情報である受信可能データを生成し（Ｓ１０４０）、その受信可能データを、出力バッファ２３２に格納させると共に、出力バッファ２３２から通信線Ｃｃを介して主基板１００のメインＣＰＵ１２へ常時送信する（Ｓ１０５０）。 - 特許庁

This smoke detector for controlling a light emitting element for smoke detection is provided with a reference potential generation circuit for generating a predetermined reference potential; a buffer circuit for reducing the output impedance of the reference potential generation circuit and a constant current supply circuit for supplying constant currents corresponding to a potential to be output by the buffer circuit to the light emitting element.例文帳に追加

煙検出用の発光素子を制御する煙感知器において、所定の基準電位を発生する基準電位発生回路と、上記基準電位発生回路の出力インピーダンスを小さくするバッファ回路と、上記バッファ回路が出力する電位に応じた定電流を上記発光素子に供給する定電流供給回路とを有する煙感知器である。 - 特許庁

The alarm circuit is provided with a buffer amplifier 25 for inputting control voltage, an alarm adjustment circuit 26 for adding voltage adjusted by an alarm adjusting terminal to output voltage from the buffer amplifier 25 and outputting the added voltage and an amplifier 27 for amplifying the output of the alarm adjustment circuit 26 by reference voltage to which a temperature characteristic is added and outputting voltage obtained by adding offset to the control voltage.例文帳に追加

制御電圧を入力するバッファアンプ２５と、アラーム調整端子により調整された電圧と、バッファアンプ２５の出力電圧とを加算して出力するアラーム調整回路２６と、アラーム調整回路２６の出力を温度特性が付加されたリファレンス電圧により増幅して、制御電圧にオフセットを加えた電圧を出力するアンプ２７とを備えた。 - 特許庁

The noise cancel circuit is equipped with an output buffer 20 which outputs a 1st binary signal capable of varying in synchronism with a clock signal 26 and an output buffer 21 which varies and outputs a 2nd binary signal when the 1st binary signal does not vary in the timing or outputs the 2nd binary signal without varying it when the 1st binary signal varies in the timing.例文帳に追加

クロック信号２６に同期したタイミングで変化しうる第１の２値信号を出力する出力バッファ２０と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する出力バッファ２１と、を備える。 - 特許庁

An output circuit of an SRAM is structured with a buffer circuit connecting in series a P-channel MOS transistor PTR5 and an N-channel MOS transistor NTR5 between the power source (SVCC5) and the ground and an analog switch SW5 inserted between the drain of the P-channel MOS transistor PTR5 forming the buffer circuit and the output terminal SDO5.例文帳に追加

電源（ＳＶＣＣ５）−接地間に、ＰチャネルＭＯＳトランジスタＰＴＲ５とＮチャネルＭＯＳトランジスタＮＴＲ５とが直列接続された構成のバッファ回路と、該バッファ回路を構成する上記ＰチャネルＭＯＳトランジスタＰＴＲ５のドレインと、出力端子ＳＤＯ５との間に挿入されるアナログスイッチＳＷ５とにより、ＳＲＡＭの出力回路を構成する。 - 特許庁

By making the buffering of cells in segmenting parts 3 per output interface 6, 7, 8 independent from the virtual connection 71, 72, 73 of that output interface 6, 7, 8 to be used, it is no longer necessary to have a buffer 31, 32 per virtual connection 71, 72, 73.例文帳に追加

出力インターフェース６、７、８の仮想接続７１、７２、７３と無関係に出力インターフェース６、７、８当たりでセグメント化部分３でセルをバッファリングすることで、仮想接続７１、７２、７３当たりでバッファ３１、３２を持つことがもはや必要でなくなる。 - 特許庁

The latch circuits 2 and 3 respectively and temporarily hold serial data signals D+ and D- from an internal circuit 1 on the basis of a latch control signal LAT from a control circuit 4 in a normal mode, and output the signals with the phases of the signals made to be the same to the output buffer circuits 8 and 9.例文帳に追加

ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。 - 特許庁

A resolution conversion circuit 105 outputs a pixel signal of one line of the output video with resolution different from that of the input video by using a pixel signal stored in the line buffer 101-k (k=1 to N) according to the horizontal synchronizing signal HSYNC_N of the output video.例文帳に追加

解像度変換回路１０５は、出力映像の水平同期信号ＨＳＹＮＣ＿Ｎに応じ、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）に記憶された画素信号を用いて、入力映像と異なる解像度の出力映像の１ライン分の画素信号を出力する。 - 特許庁

For correction circuit 63, the correction of pulse width of a PWM signal S2 is performed with a flip-flop 82 capable of performing a delayed output by, for example, 4 ns, and with a delay buffer 84 capable of performing the delayed output by furthermore shorter 1 ns.例文帳に追加

補正回路６３は、例えば４ｎｓ単位で遅延出力を行うことができるフリップフロップ８２と、それよりも更に短い１ｎｓ単位で遅延出力を行うことができるディレイバッファ８４とによってＰＷＭ信号Ｓ２のパルス幅補正を行うようにした。 - 特許庁

The conducting period controller 123 makes accumulation drive time of the output buffer 2 and accumulation drive time of dummy buffers 101 and 111 to be the same by making the output '1' during a period corresponding to number of '1' data included in a data signal DQ.例文帳に追加

導通期間制御部１２３は、データ信号ＤＱに含まれる ‘１’データの個数に相当する期間、出力を‘１’にすることにより、出力バッファ２の累積駆動時間とダミーバッファ１０１および１１１の累積駆動時間が同じになるようにする。 - 特許庁

Then, using the output of the adding circuit 5, which is the adding signal of two detection means 3a and 3b, as a drive signal source of a driven shield, the driven shield 10 is connected between an output stage of the adding circuit 5 and input stages of buffer amplifiers 4a and 4b.例文帳に追加

そして、ドリブンシールドの駆動信号源として、２つの検出手段３ａ，３ｂの加算信号である加算回路５の出力を用い、加算回路５の出力段とバッファアンプ４ａ，４ｂの入力段との間にドリブンシールド１０が接続される。 - 特許庁

To attain a low cost by the reduction of the number of elements, to secure the stability of an output action even when the fluctuation exists in manufacture process and, besides, to facilitate through rate adjustment in a through-rate control type output buffer circuit.例文帳に追加

スルーレート制御型の出力バッファ回路に関し、素子数の低減化による低価格化を図ることができ、しかも、製造プロセスにばらつきがあっても、出力動作の安定性を確保することができ、更に、スルーレートの調整の容易化を図ることができるようにする。 - 特許庁

Even when the 1st power supply voltage is cut off, a signal voltage in the stand-by state is held by the latch circuit which receives the 2nd power supply voltage as the operating power supply voltage, so the output buffer circuit can be kept in an output high impedance state without failure.例文帳に追加

第１の電源電圧が遮断されても、第２の電源電圧を動作電源電圧として受けるラッチ回路により、スタンバイ状態時の信号電圧が保持されており、確実に、出力バッファ回路を出力ハイインピーダンス状態に保持することができる。 - 特許庁

This semiconductor integrated circuit has: an external output buffer (20) allowing the changeover of the driving ability of output; a storage circuit (21) rewritably holding control data for changing over the driving ability; and a control logic circuit (22) for initializing the control data held by the storage circuit.例文帳に追加

出力の駆動能力を切り換え可能な外部出力バッファ（２０）と、前記駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路（２１）と、記憶回路が保持する制御データを初期化するための制御論理回路（２２）とを有する。 - 特許庁

Each source terminals of the PMOS 11, 13 is connected to a VDD, each source terminal of the NMOS 12, 14, is connected to a GND, and each of the drain terminals of the PMOS 11, 13 and of the NMOS 12, 14 is connected to an output terminal N1 of the output buffer circuit.例文帳に追加

ＰＭＯＳ１１，１３の各ソース端はＶＤＤに接続し、ＮＭＯＳ１２，１４の各ソース端はＧＮＤに接続し、ＰＭＯＳ１１，１３並びにＮＭＯＳ１２，１４の各ドレイン端は全て出力バッファ回路１の出力端Ｎ１に接続する。 - 特許庁

A protection circuit employs a clamping circuit 210, a switching circuit 212, and a back gate bias circuit 206 to block a leakage path between a power supply reference voltage Vcc and an output node OUT passing through a source/bulk junction of a transistor that is biased in the output buffer.例文帳に追加

保護回路は、クランピング回路２１０、スイッチング回路２１２、及びバックゲートバイアス回路２０６を使用して、出力バッファ内のバイアスされたトランジスタのソース／バルク接合を通る出力ノードＯＵＴと電源参照電圧Ｖccとの間の漏洩通路を閉塞する。 - 特許庁

In the output buffer circuit 100, a first conductive transistor TRA 1 and a second conductive transistor TRB 1 connected in series between first supply voltage and second supply voltage which is lower than the first supply voltage constitute an output transistor.例文帳に追加

出力バッファ回路１００において、第１の電源電圧と、第１の電源電圧より低い第２の電源電圧との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１は、出力トランジスタを構成する。 - 特許庁

The control signal voltage change adjustment circuit 59 adjusts a voltage change in a control signal SB1 so as to suppress the variations in the slew rate of the external output signal SC1 caused by the variations in the threshold voltage of the NMOS transistor 15 of the output buffer 8.例文帳に追加

制御信号電圧変化調整回路５９は、出力バッファ８のＮＭＯＳトランジスタ１５のスレッショルド電圧のばらつきによる外部出力信号ＳＣ１のスルーレートのばらつきを抑制するように制御信号ＳＢ１の電圧変化を調整する。 - 特許庁

The output buffer circuit 1 includes a timing adjusting circuit TA for generating a fourth signal G to be outputted to an output circuit 30 by delaying a phase of fall timing in start-up of a power source for a second signal D outputted from a second level converter 10b.例文帳に追加

出力バッファ回路１は、第２レベルコンバータ１０ｂから出力される第２信号Ｄの電源立ち上げ時における立ち下がりタイミングを遅相させ、出力回路３０に出力する第４信号Ｇを生成するタイミング調整回路ＴＡを備える。 - 特許庁