「output buffer」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

Then, the printing data accumulated in the data buffer for every logic printer of the other party for printing are classified, then the printing data are output respectively to the objective logic printers (104, 108 and 112).例文帳に追加

そして、データ処理部によって印刷先の論理プリンタ毎にデータバッファに蓄積された印刷データを仕分けして、対象となる論理プリンタにそれぞれ印刷データを出力する（１０４、１０８、１１２）。 - 特許庁

The NAND circuit 181 NANDs outputs from the low threshold level buffer circuit 184, the delay circuit 183 and the high threshold value inverter circuit 185 and provides an output to a gate of an N-channel MOS transistor 17.例文帳に追加

ＮＡＮＤ回路１８１は低閾値バッファ回路１８４，遅延回路１８３および高閾値インバータ回路１８５の各出力の論理積をとり、ＮチャネルＭＯＳトランジスタ１７のゲートに出力する。 - 特許庁

To provide a display device which can perform drive allowing an output buffer circuit of a video signal line drive circuit to have small circuit constitution, while employing a video signal line time-sharing drive system.例文帳に追加

映像信号線時分割駆動方式を採用しつつ、映像信号線駆動回路の出力バッファ回路が小さくて済む駆動を行うことができる表示装置を提供することを目的とする。 - 特許庁

An output controller 24 exclusive to a second screen corresponding to the data of the execution result, also outputs data for displaying the second screen by acquiring the date of the execution result stored in the buffer.例文帳に追加

さらに、実行結果のデータに対応する第２の画面の専用出力コントローラ２４が、バッファに格納された実行結果のデータを取得して、第２の画面を表示するためのデータを出力する。 - 特許庁

A sound output part 212 reads the sound data based on the order of the priority from the queue buffer 210, synthesizes a sound signal from the read sound data and outputs the sound from a predetermined speaker.例文帳に追加

音声出力部２１２は、キューバッファ２１０から優先順位に基づいて音声データを読み出すと、読み出した音声データから音声信号を合成し、所定のスピーカから音声を出力する。 - 特許庁

The level shift circuit 12 converts the output data signal received from a terminal IN into a signal with the amplitude of the VDD2 and gives the signal to a push-pull circuit consisting of NMOS transistors(TRs) 14, 15 of a main buffer section 2.例文帳に追加

レベルシフト回路１２では端子ＩＮから入力した出力データ信号をＶＤＤ２振幅の信号に変換してメインバッファ部２のＮＭＯＳ１４，１５からなるプッシュプル回路に入力する。 - 特許庁

Also, the SDRAM is provided with a SFF 32 latching an output signal DQM 1 of the input buffer 31 by an internal clock signal CLK 1 from the clock buffer 21, the input buffer 33 inputs a synchronous mask control signal DQMS from the SFF 32, a bank active recognizing signal BACT and a write-in state recognizing signal WENZ, and is activated/inactivated by the synchronous mask control signal DQMS.例文帳に追加

入力バッファ３１の出力信号ＤＱＭ１をクロックバッファ２１からの内部クロック信号ＣＬＫ１にてラッチするＳＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２からの同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力し、アクティブ状態において同期マスク制御信号ＤＱＭＳにによって活性化／非活性化する。 - 特許庁

An output code quantity control circuit 150 confirms a voice data storage quantity stored in a voice coded data storage buffer 111, an image data storage quantity stored in an image coded data storage buffer 121, and a control data storage quantity stored in a control data storage buffer 131 to decide how to control the image coded data outputted from an image coding circuit 120.例文帳に追加

出力符号量制御回路１５０は、音声符号化データ格納バッファ１１１に蓄積されている音声データ蓄積量と、画像符号化データ格納バッファ１２１に蓄積されている画像データ蓄積量と、制御データ格納バッファ１３１に蓄積されている制御データ蓄積量とを確認し、画像符号化回路１２０から出力する画像符号化データ量の制御方法を決定する。 - 特許庁

The memory card device is provided with a flash memory for storing data, a buffer memory for receiving data to be stored in the flash memory from the outside, temporarily holding the data and outputting the data, and a first selector for selecting either the data output from the buffer memory or data input without going through the buffer memory to be stored in the flash memory and outputting the selected data to the flash memory.例文帳に追加

メモリカード装置であって、データを格納するフラッシュメモリと、前記フラッシュメモリに格納されるべきデータを外部から受け取り、一時的に保持して出力するバッファメモリと、前記バッファメモリから出力されたデータ、又は、前記バッファメモリを経由せずに入力された前記フラッシュメモリに格納されるべきデータのいずれか一方を選択し、前記フラッシュメモリに出力する第１のセレクタとを備える。 - 特許庁

To provide a control circuit capable of generating a proper signal waveform by estimating the load of an output signal from the waveform state of the signal, and changing the set value of an output buffer capable of changing an output current value, as for a device for controlling power supply to an IC such as an ASIC(application specific integrated circuit).例文帳に追加

本発明は、ＡＳＩＣ（application specific integrated circuit ）等のＩＣへの電力供給制御装置に関し、特に出力信号の波形状態から、その信号の負荷を想定し、出力電流値を変更できる出力バッファの設定値を変更することにより、適正な信号波形を生成することができる制御回路を提供するものである。 - 特許庁

A digital signal with the same value as that of the diagnosis object channel is given to the digital/analog converter 22 of the comparison channel, a comparator circuit 51 compares an output of the digital/analog converter 22 with an output of an output buffer 31 in the diagnosis object channel to discriminate that there is a fault in the diagnosis object channel when they have a prescribed difference level.例文帳に追加

そして、比較チャネルのＤ／Ａ変換器２２に診断対象チャネルと同じ値のディジタル信号を入力させ、Ｄ／Ａ変換器２２の出力と、診断対象チャネルにおける出力バッファ３１の出力とを比較回路５１で比較して、これらに所定の差がある場合には診断対象チャネルに異常があると判断する。 - 特許庁

The shift register SR outputs shift pulses IN by stages in sequence in timing to line sequential scanning, and each output buffer BUF 2 operates in response to shift pulses IN output from a corresponding state of the shift register SR to output power pulses Vpulse supplied from the pulse power source PS as the control signal to a corresponding scan line WSL.例文帳に追加

シフトレジスタＳＲは、線順次走査に合わせて順次各段ごとにシフトパルスＩＮを出力し、各出力バッファＢＵＦ２は、対応するシフトレジスタＳＲの段から出力されたシフトパルスＩＮに応じて動作し、パルス電源ＰＳから供給された電源パルスＶｐｕｌｓｅを制御信号として対応する走査線ＷＳＬに出力する。 - 特許庁

The controller 400 includes a controller-side input/output circuit IOX connected to the first signal line SG1 of the bus BSG, a controller-side driving ability setting register RA for setting the driving ability of controller-side output buffer OBX of the controller-side input/output circuit IOX, and a control part 410.例文帳に追加

制御装置４００は、バスＢＳＧの第１の信号線ＳＧ１に接続される制御装置側入出力回路ＩＯＸと、制御装置側入出力回路ＩＯＸの制御装置側出力バッファーＯＢＸの駆動能力を設定するための制御装置側駆動能力設定レジスターＲＡと、制御部４１０とを含む。 - 特許庁

Differential value of the period of the predetermined number of cycles of an input clock signal from an expected value of the number of cycles of an output clock signal is calculated in each of a plurality of frames; timing correction is performed based on the differential value during the vertical blanking period of a next frame; and then the pixel data is read from the buffer to be output, in synchronization with an output clock signal.例文帳に追加

それぞれのフレームにおいて、入力クロック信号の所定のサイクル数の期間の出力クロック信号のサイクル数の期待値との差分値を算出し、次のフレームの垂直ブランキング期間に差分値にもとづいたタイミングの補正を行ってから、出力クロック信号に同期してバッファから画素データを読み出して出力する。 - 特許庁

The change of the adjacent address signal generated corresponding to a display data signal is detected and the ON resistance of a transistor of a pre-buffer constituting an output driver circuit is varied according to presence of the adjacent address signal change to control the change speed (the through rate of an output stage) of an output signal so that the transmission time becomes nearly constant.例文帳に追加

表示データ信号に応じて形成される隣接アドレス信号の変化を検出し、出力ドライバ回路を構成するプリバッファのトランジスタのオン抵抗を、隣接アドレス信号の変化の有無に応じて変化させて遷移時間がほぼ一定になるように出力信号の変化速度（出力段のスルーレート）を制御するようにした。 - 特許庁

This output buffer has a pull-up element for pulling up an output terminal to first power supply voltage at the time of turn-on, and a pull-down element for pulling down the output terminal to second power supply voltage that is at a level lower than the first power supply voltage at the time of the turn-on.例文帳に追加

出力バッファは、ターンオン時に出力端子を第１電源電圧にプルアップするためのプルアップ素子(MPU)と、ターンオン時に出力端子を第１電源電圧より低いレベルの第２電源電圧にプルダウンするためのプルダウン素子(MPD)と、待機モードではプルアップ素子及び、プルダウン素子(MPD)をターンオフ状態に維持して出力端子をハイインピーダンス状態に維持する。 - 特許庁

When appropriate, old data are deleted from a data buffer 18, the output data acquired in this time are added thereto (S27), the reference point is estimated to make the distance from the output values equal (S29), and it is determined whether a radius distance between the estimated reference point and an circumference formed by the respective output values is appropriate as the earth magnetism size (S30).例文帳に追加

妥当である場合は、データバッファ部１８から古いデータを削除し今回取得した出力データを加え（Ｓ２７）、それら出力値からの距離が等しくなる基準点を推定し（Ｓ２９）、その推定された基準点と各出力値が形成する円周との半径距離が地磁気サイズとして妥当か判定する（Ｓ３０）。 - 特許庁

Buffer circuits Q11, Q13 output signals in a semiconductor integrated circuit including a 1st transistor Q11 of which the source and drain are connected to a 1st power supply VSS and an output terminal OUT, respectively, and the gate is connected to an input terminal IN for an internal signal of a semiconductor to the outside of the semiconductor integrated circuit through the output terminal OUT.例文帳に追加

バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に力端子ＯＵＴを介して出力する。 - 特許庁

This circuit can be achieved by constituting each circuit (buffer, predecorder, maindecorder) of a decoding circuit of a semiconductor logic circuit in which the number of stages of cascade of transistors pulling down output nodes are less and true and complementary output signals having almost equal delay times are obtained, and shortening output pulse width of each circuit of the decoding circuit.例文帳に追加

上記目的は、デコーダ回路の各回路（バッファ、プリデコーダ、メインデコーダ）を、入力数が多い場合でも出力ノードをプルダウンするトランジスタの縦積み段数が少なく、且つ、ほぼ同じ遅延時間の真及び相補出力信号が得られる半導体論理回路で構成し、該デコーダ回路の各回路の出力パルス幅を短縮することにより達成される。 - 特許庁

A drain of an output EFT 11 in an open drain structure activated by a CPU 13 in an IC is connected to a display output port 10 to an LED 2 that displays internal information of the IC 1, and then a voltage Vds of a port 10 can be monitored by the CPU 13 through a buffer circuit 12, where the port 10 can be made an input-output port structure.例文帳に追加

ＩＣ１のＣＰＵ１３により駆動されるオープンドレイン構成の出力ＦＥＴ１１のドレインを、ＩＣ１の内部情報を表示するＬＥＤ２への表示出力用ポート１０に接続し、さらにＣＰＵ１３がバッファ回路１２を介してポート１０の電圧Ｖdsを監視できるようにし、ポート１０を入出力ポート構成とする。 - 特許庁

In the multi-output crystal oscillator comprising one crystal unit 10 and one oscillation circuit 1, a plurality of frequency division circuits 2 are connected in series with the output of the oscillation circuit 1, a switch 4 and a buffer 3 are provided, respectively, in the branched outputs of the oscillation circuit 1 and each frequency divider, and a frequency selected by the switch 4 is output as the oscillator output.例文帳に追加

１つの水晶振動子１０及び発振回路１を備えた水晶発振器において、発振回路１の出力に複数の分周回路２を直列に接続し、発振回路１及び各分周器の分岐された出力にそれぞれスイッチ４とバッファ３を設け、スイッチ４によって選択された周波数を発振器出力として出力する多出力水晶発振器としている。 - 特許庁

The provided analog signal buffer is connected between a photoelectric conversion element for conversion to an analog signal and an analog signal processing circuit for converting the analog signal to a digital signal, and is equipped with circuit means for blocking the reverse current from being induced within the analog signal buffer when the output power from the photoelectric conversion element is lowered.例文帳に追加

本発明は、アナログ信号に変換する光電変換素子と、アナログ信号をデジタル信号に変換するアナログ信号処理回路との間に接続され、光電変換素子の出力電力の低下時にアナログ信号バッファ内に生じる逆電流を阻止する回路手段と備えるアナログ信号バッファを提供する。 - 特許庁

There are provided at least one buffer independent of functions of the memory macro, an external terminal for buffering independent of an external terminal for using the functions of the memory macro, and wiring for buffering independent of wiring comprising the functions of the memory macro for connecting input and output terminals of the buffer and the external terminal for buffering.例文帳に追加

メモリマクロの機能とは独立した少なくとも１つのバッファと、メモリマクロの機能を使用するための外部端子とは独立したバッファ用の外部端子と、バッファの入力端子および出力端子とバッファ用の外部端子とを接続する、メモリマクロの機能を構成する配線とは独立したバッファ用の配線とを備える。 - 特許庁

The input image signal stored in a frame buffer 10 and the interpolated image signal stored in the frame buffer 11 are alternately read for a one-frame time of the input image signal and outputted to an image output terminal 13 via a switch 12 as a progressive scanning image signal having 60 frames per second.例文帳に追加

入力画像信号の１フレーム時間で、フレームバッファ１０に保持されている入力画像信号と、フレームバッファ１１に保持されている補間画像信号が交互に読み出され、スイッチ１２を介して画像出力端子１３に毎秒６０フレームの順次走査画像信号として出力される。 - 特許庁

A packet processing section comprises a buffer memory consisting of a plurality (n) of SDRAMs accessible in parallel, a serial/parallel converter receiving input packets in series and delivering them in parallel, and a parallel/serial converter for storing a plurality of parallel signals read out from the buffer memory and generating an output packet.例文帳に追加

パケット処理部は，並列にアクセス可能な複数（ｎ）個のＳＤＲＡＭで構成するバッファメモリを備え，入力パケットが直列に入力して並列に出力する直並列変換器と，バッファメモリから読み出された複数個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを設ける。 - 特許庁

In the speech recognition device, a speech buffer is emptied in order to store speech signals sequentially input from a microphone (S400), and the speech signal input from the microphone is stored in the speech buffer (S402), until a tempo signal for generating tempo sound from a speaker at fixed time intervals is output (S404:Yes).例文帳に追加

音声認識装置は、次にマイクから入力される音声信号を格納するために音声バッファを空にし（Ｓ４００）、一定時間間隔でスピーカからテンポ音を発生させるテンポ信号が出力されるまで（Ｓ４０４：Ｙｅｓ）、マイクから入力される音声信号を音声バッファに格納する（Ｓ４０２）。 - 特許庁

The voltages on the positive electrode side of battery cells selected by switching elements SW0 to SW5 of a cell selection SW18 are input to a non-inversion terminal of a buffer amplifier 30 with high input impedance, and the voltage Vx1 output from the buffer amplifier 30 is input to a non-inversion terminal of an amplifier 36 of an analog level shifter 22.例文帳に追加

セル選択ＳＷ１８のスイッチング素子ＳＷ０〜ＳＷ５により選択された電池セルの正極側の電圧が入力インピーダンスが高いバッファアンプ３０の非反転端子に入力され、バッファアンプ３０から出力された電圧Ｖｘ１がアナログレベルシフタ２２のアンプ３６の非反転端子に入力される。 - 特許庁

When speech of the user is stored in the speech buffer (S406:Yes), the speech recognition device compares the speech signal in the speech buffer with a reference speech pattern, based on the predetermined speech recognition unit output from the user, for example, single-digit number or one mora, and recognizes the speech signal for each recognition unit (S408).例文帳に追加

音声バッファにユーザの発話が入っている場合（Ｓ４０６：Ｙｅｓ）、音声認識装置は、予め指定されたユーザが発話する認識単位、例えば１桁の数字または１モーラに基づいて、音声バッファに入っている音声信号と標準音声パターンとを比較し、認識単位毎に音声信号を認識する（Ｓ４０８）。 - 特許庁

A blocking brightness extension processing module 20 performs a blocking brightness extension process on each pixel of an image which is either a 360-degree all-round input image (Pa) of an elliptical surface stored in an image buffer memory 13 or a clipped image (object image) stored in an object image buffer memory 19 and is output for display.例文帳に追加

ブロッキング輝度伸張処理部２０は、画像バッファメモリ１３に記憶された楕円面の３６０°全周入力画像（Ｐａ）とオブジェクト画像バッファメモリ１９に記憶された切り出し画像（オブジェクト画像）を処理対象に、表示出力する画像に対して画素単位のブロッキング輝度伸張処理を実施する。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

A switch input section is provided with a buffer 1 for each connection and a scheduler 2 that satisfies impartiality of packet transfer quality between buffers, and a switch output section is provided with a buffer 4 for each input port and a scheduler 5 that satisfies impartiality of packet transfer quality between the buffers.例文帳に追加

本発明は、スイッチ入力部にコネクション毎のバッファ１とバッファ間のパケット転送品質の公平性を満足するスケジューラ２を備え、スイッチ出力部に入力ポート別のバッファ４とバッファ間のパケット転送品質の公平性を満足するスケジューラ５を備えることを特徴とするものである。 - 特許庁

To provide a signal driving circuit which reduces a DC offset and obtains an exact output analog voltage by selectively outputting a first analog voltage from a digital-to-analog converter (DAC) without passing through an analog buffer or selectively outputting the second voltage by the analog buffer based on the first analog voltage.例文帳に追加

アナログバッファを通過することなしに、デジタル／アナログコンバータ（ＤＡＣ）から第一アナログ電圧を選択的に出力、または第一アナログ電圧に基づいたアナログバッファによって第二電圧を選択的に出力し、ＤＣオフセットを低減し、正確な出力アナログ電圧値を得る信号駆動回路を供給する。 - 特許庁

Further, this device has an output control means CNT, which detects that the composite synchronizing signal put out from the input buffer 1 has exceeded a reference pedestal level and outside supplying the composite synchronizing signal from the waveform shaping circuit WS instead of the input buffer 1.例文帳に追加

この装置はさらに入力バッファ１から出力された複合同期信号が基準ベデスタルレベルを越えたことを検出し、この検出時に入力バッファ１から出力された複合同期信号の代りに波形整形回路ＷＳから出力された複合同期信号を外部出力する出力制御部ＣＮＴを備える。 - 特許庁

When a mute pattern detection section 48 detects a predetermined mute state in the accumulated voice data in the receive buffer 45, the detection section outputs a detection signal S48 of "1", and a reset signal S49 of "1" output from an AND gate 49 resets the receive buffer 45 and the mute pattern detection section 48.例文帳に追加

無音パタン検出部４８により、受信バッファ４５における蓄積音声データの所定の無音状態が検出されると、“１”の検出信号Ｓ４８が出力され、ＡＮＤゲート４９から出力される“１”のリセット信号Ｓ４９により、受信バッファ４５及び無音パタン検出部４８がリセットされる。 - 特許庁

In the thin film EL element, a lower electrode layer 2, lower insulating layer 3, first buffer layer 51, luminous layer 4, second buffer layer 52, upper insulating layer 6, and upper electrode layer 7 are laminated in order on a glass substrate 1, and the El emission from the luminous layer 4 is output through the glass substrate 1.例文帳に追加

この薄膜ＥＬ素子は、ガラス基板１上に、下部電極層２、下部絶縁層３、第１バッファ層５１、発光層４、第２バッファ層５２、上部絶縁層６および上部電極層７を順次積層することにより形成されており、発光層４からのＥＬ発光はガラス基板１を介して出力される。 - 特許庁

This voltage-controlled oscillator is equipped with an oscillation transistor 12 which has its collector grounded in terms of high frequencies, a tank circuit 22 which is connected between the base of the oscillation transistor 12 and the ground, a buffer transistor 13 which is connected to the base of the oscillation transistor 12, and an output terminal 21 connected to the emitter of the buffer transistor 13.例文帳に追加

コレクタが高周波的に接地された発振トランジスタ１２と、この発振トランジスタ１２のベースとグランドとの間に接続されたタンク回路２２と、前記発振トランジスタ１２のベースに接続されたバッファトランジスタ１３と、このバッファトランジスタ１３のエミッタに接続された出力端子２１とを備えたものである。 - 特許庁

A secondary Sallen-key filter circuit includes a first RC filter that has the resistor R1a, to which input voltage Vin is inputted and the capacitor C1a; a second RC filter that inclcudes the buffer amplifier Buff1, the resistor R2, and the capacitor C2; and the buffer amplifier Buff 2, and outputs the output voltage Vout.例文帳に追加

入力電圧Ｖｉｎが入力される抵抗Ｒ１ａとコンデンサＣ１ａからなる第１のＲＣフィルタ、バッファアンプＢｕｆｆ１、抵抗Ｒ２とコンデンサＣ２からなる第２のＲＣフィルタ、及びバッファアンプＢｕｆｆ２から２次のサレンキー型フィルタ回路が構成され、出力電圧Ｖｏｕｔが出力される。 - 特許庁

It is prevented that transfer data of full capacity or more is transferred to a buffer memory for recording by monitoring accumulation quantity of a buffer memory for recording in a recording device section side by a reproducing device section side and controlling (transfer speed control or stop control) a transfer output in accordance with its data accumulation quantity quantity (F115, F118, F120).例文帳に追加

再生装置部側が、記録装置部側での記録用バッファメモリの蓄積量を監視して、そのデータ蓄積量に応じて転送出力をコントロール（転送速度制御又は停止制御）を行うことで（Ｆ１１５，Ｆ１１８，Ｆ１２０）、記録用バッファメモリにフル容量以上の転送データが転送されることを回避する。 - 特許庁

A resistor is arranged in a path of current caused to flow to a differential input part of a differential output buffer, the value of current caused to flow to the resistor is changed on the basis of a difference input signal to change common mode voltage, a common mode detection buffer detects a change in the common mode voltage, and the difference signal is reconfigured and outputted.例文帳に追加

差動出力バッファの差動入力部に流れる電流の経路に抵抗を配置し、差動入力信号に基づいてこの抵抗に流れる電流値を変えてコモンモード電圧を変化させ、このコモンモード電圧の変化をコモンモード検出バッファで検出して、差動信号を再構成して出力するようにした。 - 特許庁

After multicast packets arriving at input buffer parts 1-1 to 1-n are switched to target output ports 101-1 to 101-n as unicast packets which has one of a plurality of branched parts as a destination, they are loopback- transferred to repeater buffer parts 5-1 to 5-n by splitter parts 6-1 to 6-n.例文帳に追加

入力バッファ部１−１〜１−ｎに到着したマルチキャストパケットは、複数の分岐先のうちの一つを宛先とするユニキャストパケットとして目的の出力ポート１０１−１〜１０１−ｎにスイッチングされた後、スプリッタ部６−１〜６−ｎによって中継バッファ部５−１〜５−ｎにループバック転送される。 - 特許庁

An I/O cell 14 includes a pad 2, an output buffer and input buffer connected to the pad 2, a power supply wiring 3 formed by using the same wiring layer as that of the pad 2, and a clamp diode (an anode region 29 and a cathode region 31) being the protection element connected between the pad 2 and the power supply wiring 3.例文帳に追加

Ｉ／Ｏセル１４は、パッド２と、それに接続する出力バッファおよび入力バッファ、およびパッド２と同じ配線層を用いて形成された電源配線３と、パッド２と電源配線３との間に接続する保護素子であるクランプダイオード（アノード領域２９およびカソード領域３１）とを備える。 - 特許庁

Since an ON-OFF control signal is in a low state at this time, a low signal is sent out to a gate terminal G of a latch circuit 15 from a control part 14 via a buffer 17, therefore, the test signal sent out to the input terminal D via a buffer 9 is sent out to the control part 14 from an output terminal Q.例文帳に追加

このとき、ＯＮ／ＯＦＦ制御信号がＬｏｗの状態であるので、ラッチ回路１５のゲート端子ＧにＬｏｗの信号がバッファ１７を介して制御部１４より送出されるため、バッファ９を介して入力端子Ｄに送出されるテスト信号が出力端子Ｑより制御部１４に送出される。 - 特許庁

An arithmetic check circuit 16 receives the PWM duty output from the arithmetic means 15 within a prescribed time in each control period, and if a difference between the PWM duty and a PWM duty held in a buffer circuit 17 is below a criterion value, transfers the PWM duty to the buffer circuit 17.例文帳に追加

演算確認回路１６は、各制御周期において規定時間内に演算手段１５からＰＷＭデューティが出力され、そのＰＷＭデューティとバッファ回路１７に保持されているＰＷＭデューティとの差分が判定値未満の場合には、そのＰＷＭデューティをバッファ回路１７に転送する。 - 特許庁

The output section 10 inputs the transport packet to the decoder 20 according to the arrival time stamp of the source packet, and the decoder 20 allows the buffer TBn to have the capacity with which audio data for the time required for inputting an I picture being the initial picture of the TS2 into a video buffer TB1 can be buffered.例文帳に追加

出力部１０は、ソースパケットのアライバルタイムスタンプに従ってトランスポートパケットをデコーダ２０に入力するものとし、デコーダ２０は、そのオーディオバッファＴＢｎを、ＴＳ２の最初のピクチャであるＩピクチャをビデオバッファＴＢ１に入力するために要する時間分のオーディオデータをバッファリング可能な容量とする。 - 特許庁

When starting multiplexing, the multiplexing processing unit 30 increments an output rate of one elementary stream so as to reduce delay, that may generates when starting playback at a decoder side, within such a range as not to change the output rate and such a range as not to make overflow a buffer of the decoder that plays back the TS.例文帳に追加

この多重化の開始時に、多重化処理部３０は、出力レートを変更しない範囲で、かつ、当該TSを再生するデコーダのバッファをオーバーフローさせない範囲で、デコーダ側での再生開始時に発生する遅延を軽減させるべく一方のエレメンタリストリームの出力レートを増分する。 - 特許庁