「output buffer」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

A control means starts reading of the inserted content stored in an insertion contents buffer means and thereafter stops reading of the broadcast contents buffer means for a period, until the read output of the inserted content is finished, and instructs the restart of reading of the broadcast contents stored at a read stop position, immediately after the end of reading of the inserted content.例文帳に追加

制御手段は、挿入コンテンツバッファ手段に蓄積された挿入コンテンツの読み出し開始後当挿入コンテンツの読み出し出力が終了するまでの期間中放送コンテンツバッファ手段の読み出しを停止し、挿入コンテンツの読み出しが終了した後直ちに読出し停止位置から蓄積されている放送コンテンツの読み出しの再開を指示する。 - 特許庁

The signal drive circuit comprises: a digital/analog converter (DAC) producing a primary analog voltage based on digital data; and an output circuit that selectively outputs a secondary analog voltage to a load by an analog buffer based on the primary analog voltage, or selectively outputs the primary analog voltage to a load without passing through the analog buffer.例文帳に追加

信号駆動回路は、デジタルデータに基づいて第一アナログ電圧を発生するデジタル／アナログコンバータ（ＤＡＣ）と、第一アナログ電圧に基づいてアナログバッファによって第二アナログ電圧をロードに選択的に出力、またはアナログバッファを通過することなしに第一アナログ電圧をロードに選択的に出力する出力回路とを含む。 - 特許庁

The stream encoder includes a video encoder which receives and encodes video data of first and second angles and output the results as first and second encoded video data, a first video buffer which stores the first encoded video data, and a second video buffer which stores the second encoded video data.例文帳に追加

ストリームエンコーダであって、第１及び第２のアングルの映像データを受け取り、符号化して、その結果をそれぞれ第１及び第２の符号化された映像データとして出力するビデオエンコーダと、前記第１の符号化された映像データを格納する第１のビデオバッファと、前記第２の符号化された映像データを格納する第２のビデオバッファとを備える。 - 特許庁

The redundant controller has a control task having control software as an execution engine and the control task is equipped with a couple of controllers which input data through an I/O buffer and output data after control arithmetic to an I/O buffer; and the same control task is provided on a control-side controller and a standby side controller.例文帳に追加

制御ソフトウェアを実行エンジンとする制御タスクを有し、この制御タスクがＩ／Ｏバッファを介してデータの入力を行い、制御演算を実行したデータをＩ／Ｏバッファへ出力する一対のコントローラを備えた冗長化コントローラであって、同じ制御タスクを制御側コントローラと待機側コントローラに設けたことを特徴とする。 - 特許庁

The one to multi medium common share type communication system to realize the time slot assignment control method consists of terminal side devices 800-830 provided with a buffer 801, a Queue length notice function 802, and an output control function 803 and of a network side device 840 provided with a required buffer quantity reduction type time slot assignment control function 141.例文帳に追加

本発明のタイムスロット割当制御方法を実現する一対多媒体共有型通信システムは、バッファ８０１とＱｕｅｕｅ長通知機能８０２と出力制御機能８０３を備える端末側装置８００〜８３０と所要バッファ量削減型タイムスロット割当制御機能１４１を備える網側装置８４０から構成される。 - 特許庁

The signal driving circuit includes the digital-to-analog converter (DAC) which generates the first analog voltage based on the digital data, and the output circuit which selectively outputs the second analog voltage to a load by the analog buffer based on the first analog voltage or selectively outputs the first analog voltage to the load without passing through the analog buffer.例文帳に追加

デジタルデータに基づいて第一アナログ電圧を発生するデジタル／アナログコンバータ（ＤＡＣ）、前記第一アナログ電圧に基づいて、アナログバッファによって第二アナログ電圧をロードに選択的に出力、または前記アナログバッファを通過することなしに、前記第一アナログ電圧を前記ロードに選択的に出力する出力回路を含む信号駆動回路。 - 特許庁

A processing unit of compression processing and extension processing by a compression/extension circuit 43 is set to the predetermined number of lines that can be stored in input image data buffer memories 421, 422 and output image data buffer memories 451, 452, compressed data are divided for the processing unit, and compression processing and extension processing are separately and alternately performed repeatedly.例文帳に追加

圧縮伸長兼用回路４３による圧縮処理と伸長処理の処理単位が、入力画像用データバッファメモリ４２１，４２２と出力画像用データバッファメモリ４５１，４５２に記憶可能な画像データの所定ライン数に設定され、圧縮データが処理単位で分割されて圧縮処理と伸長処理とが別々でかつ交互に繰り返し処理される。 - 特許庁

The controller includes a plurality of frame memories for storing the sensor data in a frame unit, a first calculation part for adding the sensor data in the frame memories to output an added value of the sensor data, a plurality of buffer memories for storing the added value of the sensor data, and a detecting part for detecting the coordinates of the contact point using the values in the buffer memories.例文帳に追加

コントローラはセンサデータをフレーム単位で貯蔵する多数のフレームメモリと、フレームメモリに貯蔵されたセンサデータのそれぞれを加算してセンサデータの和の値を出力する第１演算部と、センサデータの和の値を貯蔵する多数のバッファメモリと、バッファメモリに貯蔵された値を利用して接触地点の座標を検出する検出部とを含む。 - 特許庁

The oscillation suspension detector circuit includes a charge pump for charging electron charge by using a clock signal generated, based on the oscillations of the oscillator circuit; a capacitor disposed between the output node of the charge pump and the second power supply node; and a buffer circuit for outputting a detection result based on the voltage potential of the output node.例文帳に追加

発振停止検出回路は、発振回路の発振に基づいて生成されたクロック信号を用いて、電荷を充電するためのチャージポンプと、チャージポンプの出力ノードと前記第２の電源供給ノードとの間に配置されたキャパシタと、出力ノードの電位に基づいて検出結果を出力するバッファ回路と、を備える。 - 特許庁

The voltage-controlled oscillation means 4 in the clock converter outputs a noninverting feedback signal for a positive feedback loop from one output terminal of a buffer means 13 configuring part of the positive feedback loop employing a voltage-controlled phase shift means 14 and outputs the PLL feedback signal from the other output terminal.例文帳に追加

クロック変換器中の電圧制御発振手段４は、電圧制御型移相手段１４を用いた正帰還ループの一部を構成するバッファ手段１３の一方の出力端子から正帰還ループ用の正帰還信号を出力し、他方の出力端子からＰＬＬ帰還信号を出力する。 - 特許庁

The interface controller sets up an output buffer in the interface controller, connected to the connecting wire in a high output impedance state, when the operation of the IC card microcomputer, in response to input from the IC card terminal is permitted in parallel with operation in response to input from the external terminal.例文帳に追加

インタフェースコントローラは、前記外部端子からの入力に応答する動作に並行して、ＩＣカード用端子からの入力に応答する前記ＩＣカードマイコンの動作が許容されるとき、前記接続配線に接続する前記インタフェースコントローラ内の出力バッファを高出力インピーダンス状態にする。 - 特許庁

The protection circuit section 4 is provided between the output buffer circuit 3 and the output terminal PADO, and comprises: resistors R1 to R4; a Pch MOS transistor PP1 the gate and the source of which are connected via a resistor R1; and a Nch MOS transistor PN1 the gate and the source of which are connected via a resistor R3.例文帳に追加

保護回路部４は、出力バッファ回路３と出力端子ＰＡＤＯの間に設けられ、抵抗Ｒ１乃至Ｒ４、抵抗Ｒ１によりゲートとソースが接続されたＰｃｈ ＭＯＳトランジスタＰＰ１、及び抵抗Ｒ３によりゲートとソースが接続されたＮｃｈ ＭＯＳトランジスタＰＮ１から構成されている。 - 特許庁

To provide an operational amplifier circuit capable of realizing a voltage buffer which can prevent the occurrence of overshoot or undershoot in an output waveform at the rise of the operational amplifier circuit and at the time of a step input even when the output impedance of a module for generating an input signal to the operational amplifier circuit is high.例文帳に追加

演算増幅回路への入力信号を発生するモジュールの出力インピーダンスが高い場合においても、演算増幅回路の立ち上げ時およびステップ入力時の出力波形に、オーバーシュートやアンダーシュートを生じないような電圧バッファを実現できる演算増幅回路を提供する。 - 特許庁

The VCCA system circuit part 1 is provided with an input-output terminal PadA, an inverter INV1, an inverter INV4, a latch circuit LATCH1, an output buffer circuit SBUFF2, a delay circuit DIN3, a delay circuit DIN4, a two-input NAND circuit NAND2, and a two-input NOR circuit NOR2.例文帳に追加

ＶＣＣＡ系回路部１には入出力端子ＰａｄＡ、インバータＩＮＶ１、インバータＩＮＶ４、ラッチ回路ＬＡＴＣＨ１、出力バッファ回路ＳＢＵＦＦ２、遅延回路ＤＩＮ３、遅延回路ＤＩＮ４、２入力ＮＡＮＤ回路ＮＡＮＤ２、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。 - 特許庁

A gamma reference voltage output circuit of the source driver includes a gamma buffer unit composed of a plurality of gamma buffers which selectively output the gamma reference voltage required by a twisted nematic (TN) gamma voltage generation unit through internal switching operation, and the gamma reference voltage required by an in-plane switching (IPS) gamma voltage generation unit.例文帳に追加

このような本発明は、内部のスイッチング動作を通じてＴＮガンマ電圧発生部で要求されるガンマ基準電圧やＩＰＳガンマ電圧発生部で要求されるガンマ基準電圧を選択的に出力する複数のガンマバッファーでなされたガンマバッファー部を具備することによって達成される。 - 特許庁

The input buffer 302 is provided with a signal reproducing part 302b, and since the previous state is maintained because an output Y of the signal reproducing part 302b becomes only temporarily high impedance even though crosstalk occurs, superimposing noise on transmission signal X and negative-phase signal X bars, the noise is prevented from being transmitted up to the output Y of the signal reproducing part.例文帳に追加

入力バッファ３０２に信号再生部３０２ｂを設けて、クロストークが発生してノイズが送信信号Ｘ、逆相信号Ｘバーに乗っても信号再生部３０２ｂの出力Ｙが一時的にハイインピーダンスになるだけで、前の状態を維持するため、そのノイズを信号再生部の出力Ｙまで伝えない。 - 特許庁

When a state of a power supply of a set (distribution circuit) is in an on state, that is, a voltage of a level Vcc is applied to the set, a signal given to an input terminal 11 is throughout outputted from an output terminal 12, and a buffer of a transistor 16 outputs (distributes) the signal from an output terminal 17.例文帳に追加

セットの電源の状態がオン状態の場合、即ち、レベルＶｃｃの電圧が印加されている場合、入力端子１１に入力された信号は、スルーアウトして出力端子１２から出力されるとともに、トランジスタ１６のバッファにより、出力端子１７からも出力される（分配される）。 - 特許庁

An internal CPU 13 refers to the status information to decide it to be a null packet, and, in need of an output for an HSD, instructs a DMA controller 15 to transfer the heading 4 bytes of the TS packet to an HSD output 102 as well as sending information for showing it is a null packet, thereby releasing a buffer in the memory 16.例文帳に追加

内蔵ＣＰＵ１３はステータス情報を参照し、ヌルパケットと判断すると、ＨＳＤに出力を要する場合、ＤＭＡ制御部１５にＴＳパケットの先頭４バイトをＨＳＤ出力１０２へ転送する指示と、ヌルパケットであることをも示す情報を出し、内蔵メモリ１６のバッファを解放する。 - 特許庁

An output buffer 21 comprises transistors TP1 and TN1 connected between a power line and a ground line, and a resistor R1 connected between a node n1 and an input/output terminal 23.例文帳に追加

出力バッファ２１は、電源−グランド間に接続されたトランジスタＴＰ１，ＴＮ１と、ノードｎ１と入出力端子２３との間に接続された抵抗素子Ｒ１とを備え、出力バッファ２２は、電源−グランド間に接続されたトランジスタＴＰ２，ＴＮ２と、ノードｎ２と入出力端子２３との間に接続された抵抗素子Ｒ２とを備えている。 - 特許庁

The encoding-decoding unit 120 further includes a decoding unit 160 that receives an output encoded signal DCOUT read from the addressed memory cells 110 from the read and program unit 115, performs decoding operations thereon, and provides corresponding decoded output signal DCOUT to an I/O buffer 140.例文帳に追加

符号化‐復号化ユニット１２０は、アドレスされたメモリセル１１０から読み出された符号化された出力信号ＤＣＯＵＴを読み出し‐プログラムユニット１１５から受信する復号化ユニット１６０を含み、復号化動作を実行し、復号化された対応する出力信号ＤＣＯＵＴを入出力バッファ１４０に与える。 - 特許庁

To provide an image processor which is configured so as to develop compressed image data in a page buffer memory to synthesize and output the image data and allows memory capacity to be reduced more than in the conventional image processor for segmenting expanded image data after once developing the image data to synthesize and output the image data.例文帳に追加

圧縮した画像データをページバッファメモリで展開して合成出力するように構成された画像処理装置であって、伸張した画像データを一旦展開してから切り出しを行って画像データを合成出力する従来の画像処理装置よりもメモリ容量を削減できるようにする。 - 特許庁

A method and a device program a dual edge programmable delay unit that responds to an input signal with a a rise time and a fall time, includes a buffer which receives the input signal and provides an output signal with programmed variable delays between the rise and fall times of the output signal.例文帳に追加

デュアル・エッジ・プログラマブル遅延ユニットをプログラムする方法およびデバイスであって、立ち上がり時間および立ち下がり時間を有する入力信号に応答し、入力信号を受信し出力信号を供給するバッファを含み、出力信号の立ち上がり時間と立ち下がり時間との間にはプログラムされた可変遅延がある。 - 特許庁

The output buffer circuit 1 is provided with a first level converter circuit 21 for outputting a signal B with a ground and an external output interface power supply potential VDH, defined as amplitude range on the basis of a data input signal A with the ground and a power supply potential VDL, at a semiconductor chip core side defined as an amplitude range.例文帳に追加

出力バッファ回路１は、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とするデータ入力信号Ａに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｂを出力する第１レベルコンバータ回路２１を備えた。 - 特許庁

To provide a semiconductor integrated circuit which meets the current needs for high integration and high speed of the circuit and which can effectively prevent a malfunction of an internal circuit caused by simultaneous operation switching noise that occurs when a plurality of output buffer circuits in an input-output circuit simultaneously operate.例文帳に追加

近年の高集積化、高速化が要求される半導体集積回路においても、入出力回路における複数の出力バッファ回路が同時に動作することにより発生する同時動作スイッチングノイズに起因する内部回路の誤動作を効果的に防止することが可能な半導体集積回路を提供する。 - 特許庁

A clock frequency in response to an increase in the contents reproduction speed is set high and a system clock outputs a variable clock signal to each of processing sections such as a data storage section, a decode section, a buffer control section, an output control section, and an output display section for executing data processing associated with the contents reproduction processing.例文帳に追加

コンテンツ再生速度の上昇に応じてクロック周波数を高く設定して、システムクロックから出力し、システムクロックの出力する可変クロック信号をコンテンツ再生処理に関するデータ処理を実行する各処理部、例えば、データ記憶部、デコード部、バッファ制御部、出力制御部、出力表示部の各々に入力する。 - 特許庁

There are provided set items concerning an idle pin treatment in a memory table in a set storage section STMa for storing setting for input/output control for a signal in the input/output buffer BFa, whereby power supply electric potential Vdd and earth electric potential Vdd are applied to the fourth pin PN4 and the fifth pin PN5, both being idle pins.例文帳に追加

そして、入出力バッファＢＦａでの信号の入出力制御の設定を記憶する設定記憶部ＳＴＭａ内のメモリテーブルに空きピン処理に関する設定項目を設けて、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に電源電位Ｖｄｄや接地電位ＧＮＤを与えられるよう構成する。 - 特許庁

In this semiconductor memory, a series of pulse signals is generated responding to that an internal chip selection signal from an internal chip selection buffer is activated when an external chip selection signal transitions from an inactive state to an active state, and hence a chip selection output time tco is made shorter than a conventional output time.例文帳に追加

本発明よる半導体メモリ装置は、外部チップ選択信号が非活性状態から活性状態に遷移する時に内部チップ選択バッファからの内部チップ選択信号が活性化されることに応答して一連のパルス信号を発生するので、従来に比べてチップ選択出力時間ｔｃｏが短縮される。 - 特許庁

To provide an image output device having a circuit that forms and outputs an interpolation image other than an original image, the image output device minimizing image quality deterioration caused by disturbance of a stationary title portion, thereby: achieving a circuit for a higher image quality; eliminating the need to add a special buffer memory to mount the circuit.例文帳に追加

原画像以外の内挿画像を生成して出力する回路を備えた画像出力装置において、静止字幕部分の乱れによる画質劣化を最少限に抑え、高画質化を行う回路を実現でき、かつ特別なバッファメモリを追加することなく回路を実装することを可能とする。 - 特許庁

The VCCB system circuit part 2 is provided with an input-output terminal PadB, an inverter INV2, an inverter INV3, a latch circuit LATCH2, an output buffer circuit SBUFF1, a delay circuit DIN1, a delay circuit DIN2, a two-input NAND circuit NAND1, and a two-input NOR circuit NOR1.例文帳に追加

ＶＣＣＢ系回路部２には入出力端子ＰａｄＢ、インバータＩＮＶ２、インバータＩＮＶ３、ラッチ回路ＬＡＴＣＨ２、出力バッファ回路ＳＢＵＦＦ１、遅延回路ＤＩＮ１、遅延回路ＤＩＮ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。 - 特許庁

The level shifter includes a coupling unit for setting a level of a first node by a level of an input signal, a first buffer for buffering a signal from the first node and transmitting the buffered signal as an output signal and a driving unit for receiving the input signal and the output signal and driving the first node.例文帳に追加

入力信号のレベルによって第１ノードのレベルを設定するカップリング部と、前記第１ノードの信号をバッファリングし、出力信号として伝達する第１バッファーと、前記入力信号及び前記出力信号を受信して前記第１ノードを駆動する駆動部と、を備える構成とした。 - 特許庁

A local read-out data driver (50) reduces power consumption by using a non-precharge data line and reduced output voltage variation, enables plural circuits to be multiplexed by the same data line by using try-state enable output, and improves data line switching speed as a buffer between a sense amplifier (20) and a data line.例文帳に追加

ローカル読出データドライバ（５０）は非プリチャージデータ線および減じられた出力電圧変動を用いて消費電力を減らし、トライステート可能出力を用いて複数の回路が同じデータ線で多重化されるのを可能にし、センスアンプ（２０）とデータ線との間のバッファとしてデータ線スイッチング速度を向上させる。 - 特許庁

A switch 49 is connected in parallel to a capacitor 42 connected between an inversion input terminal and an output terminal of an operational amplifier 41, and the switch 49 is turned on to form structure of constituting a buffer circuit in the operational amplifier 41.例文帳に追加

オペアンプ４１の反転入力端子と出力端子との間に接続されるコンデンサ４２に対し、スイッチ４９を並列接続し、このスイッチ４９をＯＮさせることで、オペアンプ４１にてバッファ回路が構成される構造とする。 - 特許庁

A breakdown voltage at OFF is increased in the p-type layer buffer, a breakdown voltage at ON is increased by discharging the hole, the reduction in a drain current is eliminated since there is no leakage from the p-type layer, and high output can be achieved in the points of both current and voltage.例文帳に追加

ｐ型層バッファでＯＦＦ時の耐圧を上げ、ホールの排出でＯＮ時の耐圧を上げ、ｐ型層からのリークがないのでドレイン電流の低下が無く、電流面、電圧面の両者で高出力化が実現できる。 - 特許庁

Differential output terminals VS11, VS12 are connected to base terminals of buffer circuits Q3, Q4 of the next stage, emitter terminals are connected to diodes D1, D2, and a full wave rectifier signal VM 11 is obtained from cathode terminals connected in common.例文帳に追加

差動出力端子ＶＳ１１、ＶＳ１２は、次段のバッファ回路Ｑ３、Ｑ４のベース端子に接続されて、エミッタ端子がダイオードＤ１、Ｄ２に接続され、共通接続されたカソード端子から全波整流信号ＶＭ１１を得る。 - 特許庁

A multiplexing/demultiplexing unit 14 multiplexes frame data read from each of buffer units to generate multiplexed frames, and further inserts communication speed information of the Ethernet line to be output from the MAC-PHY unit into a predetermined data region.例文帳に追加

多重分離部１４は各バッファ部から読み出されたフレームデータを多重して多重フレームを生成し、さらにＭＡＣ-ＰＨＹ部から出力されるイーサネット回線の通信速度情報を予め定められたデータ領域に挿入する。 - 特許庁

The output section 103 reads the picture data from the frame buffer to supply them to the LCD 124 during a periodical display refresh of the LCD 124, while precharging is carried out for restoring storage contents destroyed by the read-out.例文帳に追加

出力部１０３は、ＬＣＤ１２４の周期的な表示リフレッシュに伴って、フレームバッファから画像データを読み出してＬＣＤ１２４に供給する一方で、読み出しにより破壊された記憶内容を復元するためにプリチャージする。 - 特許庁

The packetized voice data is read out from the accumulation part 40 by the fixed length packet through the read control by the control part 30, stored in a buffer part 50 temporarily, and output after depacketization in a depacketizing part 60.例文帳に追加

また、パケット化された音声データは、制御部３０の読み出し制御により、蓄積部４０から固定長パケット単位で読み出され、バッファ部５０で一時保存され、パケット解除部６０でパケットを解除された後、出力される。 - 特許庁

Also, a switching control signal (maximum drive capability Enable) for pulling out drive capability to the maximum is outputted to an input/output buffer 33 from the CUI 41 as realization of the burst mode.例文帳に追加

また、バーストモードの成立にともなって、上記ＣＵＩ４１から入出力バッファ３３に、駆動能力を最大限に引き出すための切り換え制御信号（最大駆動能力Ｅｎａｂｌｅ）が出力されるように構成されている。 - 特許庁

A frame buffer 214 stores a remote end talker signal Xs which is the output of a voice decoder 209, a digital filter 205 multiplies filter coefficient by the remote end talker signal Xs to generate a pseudo-echo signal Yss.例文帳に追加

音声復号化器２０９の出力である遠端話者信号Ｘｓをフレームバッファ２１４に蓄積し、ディジタルフィルタ２０５により上記遠端話者信号Ｘｓにフィルタ係数を乗じて疑似エコー信号Ｙｓｓを生成する。 - 特許庁

When the effectiveness of the primary set data is not confirmed by this decision circuit 39, a PASS/FAIL signal (=L) to be fixed by a status circuit 35 is output to outside via an I/O buffer 25.例文帳に追加

この判定回路３９によって初期設定データの有効性が確認されない場合、ステータス回路３５により固定されるＰＡＳＳ／ＦＡＩＬ信号（＝Ｌ）を、Ｉ／Ｏバッファ２５を介して外部に出力する構成となっている。 - 特許庁

These pieces of data are inputted to a data output part 243 via an FIFO buffer 242 to detect FFh in the part 243 and to detect FFh of data except for FFh included in the marker based on marker position information.例文帳に追加

これらのデータを、ＦＩＦＯバッファ２４２を介してデータ出力部２４３に入力し、データ出力部２４３においてＦＦｈを検出し、マーカ位置情報に基づいてマーカに含まれるＦＦｈ以外のデータのＦＦｈを検出する。 - 特許庁

When generating display data, data compressing a display image are produced by dedicated hardware and written in a buffer memory 22 as a dedicated output memory prepared separately periodically or when a change occurs in the display contents.例文帳に追加

本発明では表示データを生成する時点で、専用のハードウェアにより表示イメージを圧縮したデータを作り、別に用意する専用の出力メモリであるバッファメモリ２２に定期的または表示内容に変化が生じた時点で書き込む。 - 特許庁

To provide a first-in first-out memory device which can prevent the error data being transferred and reduce buffer amount even when packets vary in data length and are slightly different in speed between their input and output sides.例文帳に追加

１パケットのデータ長がパケット毎に変化し入力側と出力側との速度が微妙に異なる場合であっても、エラーデータの転送を防止することができ、バッファ量を低減することができる先入れ先出しメモリ装置を提供する。 - 特許庁

The chip selection circuit activates defect detecting and repairing circuits, such as a repair circuit or a test time shortening circuit, when at least one signal out of output signals of the plurality of data input buffer circuits is in a first logic state.例文帳に追加

チップ選択回路は複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第１論理状態の時、リペア回路またはテストタイム短縮回路のような不良検証及び改善回路を活性化させる。 - 特許庁

An address corresponding to a first memory region and an address corresponding to a second memory region are inputted to an address buffer 2 and data read from first and second memory area are outputted alternately to a data input/output section 30.例文帳に追加

アドレスバッファ２には第１のメモリ領域に対応するアドレスと第２のメモリ領域に対応するアドレスが入力されデータ入出力部３０には第１、第２のメモリエリアから読出されたデータが交互に出力される。 - 特許庁