「phy」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The integrated circuit device 10 comprises: a high speed I/F circuit block HB including a physical layer circuit PHY performing data transfer through a serial bus; and at least one other circuit block.例文帳に追加

集積回路装置１０は、シリアルバスを介してデータ転送を行う物理層回路ＰＨＹを含む高速Ｉ／Ｆ回路ブロックＨＢと、少なくとも１つの他の回路ブロックを含む。 - 特許庁

To provide a shaping system utilizing hand-shake control of a ULOPIA level 2 interface that can reduce a scale of hardware such as a memory and shape cells in the unit of VP, VC and PHY.例文帳に追加

ＵＴＯＰＩＡレベル２インタフェースのハンドシェーク制御を利用したシェーピング方式により、メモリ等のハードウエア規模を削減し、ＶＰ、ＶＣ、及びＰＨＹ単位のシェーピングを行う。 - 特許庁

A clock controller 53 outputs a reference clock signal REFCLK from a reference clock signal generation circuit 3 to the PHY circuit 52 in an L0 state, and meanwhile, controls a switch SW to output a clock signal CL2 from a generation circuit 54 to the PHY circuit 52 in the L1 state and stops the operation of the reference clock signal generation circuit 3.例文帳に追加

クロックコントローラ５３は、Ｌ０ステートにおいて基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力する一方、Ｌ１ステートにおいて発振回路５４からのクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するとともに基準クロック信号発生回路３の動作を停止する。 - 特許庁

Also, a CPU 302 of a network part 2008 controls the MAC/PHY 302 so as to switch the link down state to the link up state as the normal mode is switched to the deep sleep mode and controls the MAC/PHY 302 so as to have a switch HUB 1004 transmit a MAC address necessary for having an image forming apparatus 1003 participate in a VLAN 1.例文帳に追加

また、ネットワーク部２００８のＣＰＵ３０２は、通常モードからディープスリープモードに切り替えられたことに応じて、リンクダウン状態をリンクアップ状態へ切り替えるようＭＡＣ／ＰＨＹ３０２を制御するとともに、画像形成装置１００３をＶＬＡＮ１に参加させるために必要なＭＡＣアドレスをスイッチＨＵＢ１００４に送信させるようＭＡＣ／ＰＨＹ３０２を制御する。 - 特許庁

To provide a device for easily establishing a connection without using a device such as a PHY and an FPGA in a system for executing data communication by using a feed line between two different pieces of communication equipment.例文帳に追加

異なる２つの通信装置間で給電ラインを用いてデータ通信を行うシステムにおいて、ＰＨＹおよびＦＰＧＡ等の装置を使用せずに簡単にコネ久チョンを確立する装置を提供する。 - 特許庁

To enable a master device to detect an error in transmitting and receiving directions about a read request from the master device when a general purpose PHY (physical layer) chip and a customized device are connected to the master device.例文帳に追加

マスターデバイスに対して汎用ＰＨＹチップとカスタマイズデバイスとが接続されている場合に、マスターデバイスからのリード要求に関し、マスターデバイスにおいて送受信方向でのエラーの検出を可能にする。 - 特許庁

To provide a semiconductor circuit which includes a PHY circuit connected to a link transmission path complying with an PCI Express and greatly reduces power consumption in comparison with the conventional technology in an L1 state.例文帳に追加

ＰＣＩエキスプレスに準拠するリンク伝送路に接続されたＰＨＹ回路を備え、Ｌ１ステートにおいて従来技術に比較して消費電力を大幅に削減できる半導体回路を提供する。 - 特許庁

A refresh-array activation signal (RFACT) is activated conforming to refresh-request (PHY) and a specific address bit (QAD<11> or QAD<11:10>) of a refresh-address (QAD<11:0>).例文帳に追加

リフレッシュ要求（ＰＨＹ）とリフレッシュアドレス（ＱＡＤ＜１１：０＞）の特定のアドレスビット（ＱＡＤ＜１１＞またはＱＡＤ＜１１：１０＞）とに従ってリフレッシュアレイ活性化信号（ＲＦＡＣＴ）を活性化する。 - 特許庁

To reduce a load on a high-order layer as much as possible by solving relay processing in low-order layers (PHY layer, MAC layer) without depending on the high-order layer for providing a stable and fast wireless network.例文帳に追加

安定した高速な無線ネットワークを提供するために、中継処理を上位レイヤに頼るのではなく下位レイヤ（ＰＨＹ層，ＭＡＣ層）で解決させ、上位レイヤの負荷を極力減らす。 - 特許庁

A packet network might employ physical (PHY) and medium access control (MAC) layers of a wireless local area network (WLAN) operating in accordance with one or more IEEE 802.11 standards.例文帳に追加

パケット・ネットワークは、１つまたは複数のＩＥＥＥ ８０２．１１標準に従って動作する無線ローカル・エリア・ネットワーク（ＷＬＡＮ）の物理（ＰＨＹ）層およびメディア・アクセス制御（ＭＡＣ）層を使用することができる。 - 特許庁

One station is identified by another station by using bits in the preamble of a packet to indicate which PHY type will be used in the remaining portion of the packet.例文帳に追加

ある端末が、パケットのプリアンブル中のビットを、パケットの残りの部分において如何なるタイプのＰＨＹが使用されることになるかを示すために使用することによって、別の端末によって識別される。 - 特許庁

After ESMC is received, PHY is set so as to match the master-servant relation of clock distribution.例文帳に追加

装置の起動時に１０００ＢＡＳＥ−ＴポートのＰＨＹをｍｕｌｔｉｐｏｒｔ ｄｅｖｉｃｅに設定し、ＥＳＭＣを受信してからクロック配信の主従関係に合う様にＰＨＹに設定を行なう。 - 特許庁

When a switch SW2 is turned on by off-hooking during power feeding stop period, the electric charges accumulated in the capacitor 14b operate a PHY peripheral circuit 13, to establish a link to the power feeding hub 2.例文帳に追加

給電停止期間中のオフフックによりスイッチＳＷ２がオンになると、コンデンサ１４ｂに蓄積された電荷によりＰＨＹ周辺回路１３を動作させ、給電ハブ２との間のリンクを確立する。 - 特許庁

A data transmission part (for example, a transmission processing part 42, a MAC processing circuit 50, and a PHY processing circuit 60) reads the data, to which the check sum is written from the memory 20 and then transmits it to a network.例文帳に追加

データ送信部(例えば、送信処理部４２、ＭＡＣ処理回路５０、及びＰＨＹ処理回路６０)は、前記チェックサムが書き込まれたデータをメモリ２０から読み出し、ネットワークに対して送出する。 - 特許庁

A PHY part 11 detects a fault in a physical layer, and an LF/RF detecting part 12 changes a port status table 21 to be referred to by a layer 2 switch 30 based upon a status of fault occurrence.例文帳に追加

ＰＨＹ部１１は物理層での障害検出を行い、ＬＦ／ＲＦ検出部１２は、障害発生の状態に基づきレイヤ２スイッチ３０が参照するポート状態テーブル２１を変更する。 - 特許庁

Each of the communication control units 2, 4 has a PHY processing unit 5a, 5b for performing processing of a packet physical layer and a MAC processing unit 6a, 6b for performing processing of a packet MAC layer.例文帳に追加

通信制御部２及び４は、それぞれ、パケットの物理層の処理を行うＰＨＹ処理部５ａ及び５ｂと、パケットのＭＡＣ層の処理を行うＭＡＣ処理部６ａ及び６ｂとを備える。 - 特許庁

The scanning output line of the scanning driver block SB is wired over the link controller LKC and detours the physical layer circuit PHY, from the scanning driver block SB to the scanning driver pad placing region PR.例文帳に追加

走査ドライバブロックＳＢの走査出力線が、物理層回路ＰＨＹを迂回してリンクコントローラＬＫＣ上を、走査ドライバブロックＳＢから走査ドライバ用パッド配置領域ＰＲに対して配線される。 - 特許庁

When a link state becomes a link-down state and further, the link state becomes a D-sleep state, during the first period 100, continuous power supply to the PHY chip and the MAC chip is stopped, and the first period 100 is shifted to a second period 102.例文帳に追加

第１期間１００において、リンクダウン状態になり、かつ、Ｄスリープ状態になると、ＰＨＹチップ及びＭＡＣチップに対する継続的な電力供給が停止され、第２期間１０２に移行する。 - 特許庁

The central processing unit 44 sets the data transmission speed of the wireless LAN-PHY unit 48, depending on the number of the requests to transmit the information that has been set to the wireless communication terminal 14, in addition to the control signals.例文帳に追加

中央演算処理装置４４は、上記再送要求数に応じて無線ＬＡＮ−ＰＨＹ部４８のデータ伝送レートを設定し、その設定情報を制御信号に加えて無線通信端末１４へ送信する。 - 特許庁

The period measuring circuit 50 counts the number of components of the clock signal CLK existing between two components being adjacent of the pulse signal PHY, and outputs a counted value Q<0:n> to an output circuit 190.例文帳に追加

そして、周期測定回路５０は、パルス信号ＰＨＹの隣接する２つの成分間に存在するクロック信号ＣＬＫの成分個数をカウントし、そのカウント値Ｑ＜０：ｎ＞を出力回路１９０へ出力する。 - 特許庁

The line controller 40 receives the request for retransmission from the wireless communication terminal 14 by a wireless LAN-high-frequency unit 49 and then outputs the request to a wireless LAN-MAC unit 47 via a wireless LAN-PHY unit 48.例文帳に追加

回線制御装置４０は、無線通信端末１４からの再送要求を無線ＬＡＮ−高周波部４９で受信し、無線ＬＡＮ−ＰＨＹ部４８を経由して無線ＬＡＮ−ＭＡＣ部４７へ出力する。 - 特許庁

To provide a polling control apparatus and a method with a comparatively simple configuration capable of selecting any of a plurality of PHY layer apparatuses connected to an ATM layer apparatus and performing polling with equality of opportunity.例文帳に追加

本発明の課題は、ＡＴＭレイヤ機器に接続された複数のＰＨＹレイヤ機器の選択及びポーリングを機会均等に行い得る比較的簡易な構成のポーリング制御装置及び方法を提供することである。 - 特許庁

The encoding system is detected by a system CTLCPU 111 from a reproduction signal supplied by a reproduction signal processing circuit 109 to supply the AV data of the detected system to 1394 PHY 112e.例文帳に追加

再生信号処理回路１０９より供給される再生信号から、システムＣＴＬＣＰＵ１１１にて符号化方式を検出して、検出した方式のＡＶデータを１３９４ＰＨＹ１１２ｅに供給する。 - 特許庁

A multiplexing/demultiplexing unit 14 multiplexes frame data read from each of buffer units to generate multiplexed frames, and further inserts communication speed information of the Ethernet line to be output from the MAC-PHY unit into a predetermined data region.例文帳に追加

多重分離部１４は各バッファ部から読み出されたフレームデータを多重して多重フレームを生成し、さらにＭＡＣ-ＰＨＹ部から出力されるイーサネット回線の通信速度情報を予め定められたデータ領域に挿入する。 - 特許庁

A heat radiation sheet member 160 bonded onto a PHY-LSI 103 projects upward from an opening 118 of the inner cover upper half 111 to come into contact with a heat sink 145 of the outer cover upper half 141.例文帳に追加

ＰＨＹ−ＬＳＩ１０３上に接着してある放熱シート部材１６０は、インナーカバー上側ハーフ１１１の開口１１８より上側に突き出ており、アウターカバー上側ハーフ１４１の放熱板１４５に接触している。 - 特許庁

Thereafter, on receiving from the PHY unit the information that there is no traffic during the first period, the MAC unit notifies the CPU and a power switch unit to that effect, to suspend a clock to a portion in which operation in the MAC unit is unnecessary at a standby state.例文帳に追加

その後、ＭＡＣ部は、第１の期間トラフィックの無い旨をＰＨＹ部から受け取ると、その旨をＣＰＵと電源切替部とに通知し、ＭＡＣ部において待機状態時に動作が不要な部分に対するクロックを停止する。 - 特許庁

In a radio transmission system, video and sound signals received by antennas 101 and 102 are processed in a reception circuit 104 and a PHY/MAC circuit 106, and fed to a monitor connected to a data input/output terminal 109 to be displayed.例文帳に追加

アンテナ１０１，１０２で受信された映像・音声の信号は、受信回路１０４，ＰＨＹ／ＭＡＣ回路１０６で処理された後、データ入出力端子１０９に接続されたモニタに供給されて表示される。 - 特許庁

A 64B/66B converter 130 in a PCS processing unit of a transmitter on the basis of 10GBASE-R PHY performs 64B/66B conversion for each block consisting of two columns to data which are transmitted over four lanes.例文帳に追加

１０ＧＢＡＳＥ−Ｒ ＰＨＹに準拠する送信装置のＰＣＳ処理部における６４Ｂ／６６Ｂ変換部１３０は、４つのレーンで伝送されるデータ対して２カラムとなるブロック毎に６４Ｂ／６６Ｂ変換を行う。 - 特許庁

Delay time less than a clock period is compensated according to a phase difference between the pulse looped back from the PHY block to the RF block via the interface and the original calibration pulse, and an appropriate delay amount is further inserted into transmission data.例文帳に追加

インターフェース経由でＰＨＹブロックからＲＦブロックへループバックされるパルスと元のキャリブレーション・パルスとの位相差に基づいてクロック周期未満の遅延時間を補償し、さらに送信データに適切な遅延量を挿入する。 - 特許庁

The MAC 104 leads the register of the PHY 103, when MAC enters the energy saving mode, to lower an operation clock to 2.5 MHz or to hold operation of 25 MHz by the connectable mode of the hub or repeater of a connection partner.例文帳に追加

ＭＡＣ１０４は、ＭＡＣが省エネモードに入るとき、ＰＨＹ１０３のレジスタをリードして、接続先のハブやリピータの接続可能なモードにより、動作クロックを２．５ ＭＨｚに低下させ、あるいは、２５ＭＨｚのままで動作する。 - 特許庁

In acquiring a resource needed to perform transfer on the bus, a PHY layer 1 connected to the bus a LINK layer 2, a transaction layer 4 and a resource processor 3 for performing acquisition control of the resource with the respective layers are arranged.例文帳に追加

バス上で転送を行うのに要するリソースを取得する際、バスに接続されるＰＨＹレイヤ１と、ＬＩＮＫレイヤ２と、トランザクション・レイヤ４と、各レイヤとの間にリソースの取得制御を行うリソース処理装置３とを有する。 - 特許庁

Bias voltage BIAST having positive temperature dependency is given to a current source (3) deciding an operating current of a refresh-timer (912) issuing refresh-request (PHY), a positive temperature characteristic is given to this current source (3).例文帳に追加

リフレッシュ要求（ＰＨＹ）を発行するリフレッシュタイマ（９１２）の動作電流を決定する電流源（３）に、正の温度依存性を有するバイアス電圧ＢＩＳＴを与え、この電流源（３）の駆動電流を正の温度特性を持たせる。 - 特許庁

When the Link section 105 or the PHY section 109 detects the end of operation with respect to a series of bus reset, the interrupt control section 108 outputs a 2nd interrupt signal, to inform the controller 101 about this (S6).例文帳に追加

Ｌｉｎｋ部１０５またはＰＨＹ部１０９が一連のバスリセットに関連する動作が終了したことを検出すると、割込み制御部１０８は第２の割込み信号を出力して制御装置１０１に伝える（Ｓ６）。 - 特許庁

A first clock outputting part 210 outputs the clock signal RCK_ps to the judging part 220 only for a prescribed period within the period of the second operation mode when a PHY 100 receives data RXD within the period of the second operation mode.例文帳に追加

第１のクロック出力部２１０は、第２の動作モードの期間内にＰＨＹ１００がデータＲＸＤを受信した場合に、第２の動作モードの期間内の所定の期間だけ判定部２２０にクロック信号ＲＣＫ＿psを出力する。 - 特許庁

In response to an interruption signal generated upon switching from the nonlink state to the link state, content in a register 20 of the PHY 2, i.e. a duplex mode determined through automatic negotiation with a link partner B, is read in by a CPU core 10.例文帳に追加

ＣＰＵコア１０は、非リンク状態からリンク状態に切り替わったときに生じる割り込み信号に応答してＰＨＹ２のレジスタ２０の内容、つまりリンクパートナーＢとの自動ネゴシエーションで決定したデュプレックスモードを読み込む。 - 特許庁

A CPU 2001 controls a MAC/PHY 302 so as to switch a link up state to a link down state as a sleep shift condition is met and to switch a normal mode to a deep sleep mode.例文帳に追加

ＣＰＵ２００１は、スリープ移行条件が成立したことに応じて、リンクアップ状態からリンクダウン状態へ切り替えるようＭＡＣ／ＰＨＹ３０２を制御するとともに、通常モードからディープスリープモードへ切り替えるよう制御する。 - 特許庁

The LINK/PHY 14 is provided with a memory, controlled by the FIFO system and the FIFO stores the DV packet supplied from the 1394 port 15, and the FIFO transfers the stored DV packet to a RAM 13 by means of DMA.例文帳に追加

ＬＩＮＫ／ＰＨＹ１４には、ＦＩＦＯ方式に制御されるメモリが設けられており、１３９４ポート１５から供給されたＤＶパケットがＦＩＦＯへ記憶され、記憶されたＤＶパケットはＦＩＦＯからＲＡＭ１３へＤＭＡ転送される。 - 特許庁

Each control signal of a UTOPIA bus 2, for connecting an ATM layer device 1 to a PHY layer device 3, is shared by reception side processing and transmission side processing, and the transmission side processing and the reception side processing are switched alternately through time-division.例文帳に追加

ＡＴＭレイヤデバイス１とＰＨＹレイヤデバイス３との間を接続するＵＴＯＰＩＡバス２の各制御信号を受信側処理と送信側処理とで共用し、送信側処理と受信側処理とを時分割で交互に切り替える。 - 特許庁

The second base station includes communication control means (241) performing setting of the communication with the mobile terminal based on the Phy information notified from the first base station, when starting communication with the mobile terminal accommodated in the first base station.例文帳に追加

第２の基地局は、第１の基地局に収容される移動端末との通信を開始する際に、第１の基地局から通知されるＰｈｙ情報に基づいて、移動端末との通信の設定を行う通信制御手段（２４１）を備える。 - 特許庁

An ATM cell whose VPI/VCI value is discriminated to need no rewriting is sent to an output cell buffer 14, and the output selector 15 outputs the ATM cell stored in the output cell buffer 14 to the output side PHY 3-1 to 3-n sequentially.例文帳に追加

ＶＰＩ／ＶＣＩ値の書換えが不要と判定されたＡＴＭセルは出力セルバッファ１４に送られ、出力セルバッファ１４に蓄積された後に出力選択器１５から出力側のＰＨＹ３−１〜３−ｎに順次出力される。 - 特許庁

To control clocks to be supplied to the respective synchronizing parts, etc., in a circuit on the receiving side by monitoring/detecting a receiving synchronization state and to reduce power consumption by operating minimum required circuits when a port is unused in an ATM-LAN/PHY receiving circuit.例文帳に追加

ＡＴＭ−ＬＡＮ・ＰＨＹ受信回路において、受信同期状態を監視・検出して受信側回路内の各同期部などへ供給するクロックを制御し、ポート未使用時に、必要最小限の回路を動作させて消費電力を削減する。 - 特許庁

Then, a speed decision unit 404 compares a communication speed that can be set for the PHY with a communication speed notified from the cable speed setting unit 403, and decides a communication speed to be an upper limit when deciding a communication speed by auto-negotiation.例文帳に追加

そして、速度決定部４０４は、ＰＨＹに設定可能な通信速度とケーブル速度設定部４０３から通知される通信速度とを比較し、オートネゴシエーションで通信速度を決定する際の上限とする通信速度を決定する。 - 特許庁

When a MAC packet is short, the next MAC packet is concatenated with the current MAC packet into a single TC/PHY packet unless an exception applies (e.g., a change in CPE on an uplink or a change in modulation on a downlink).例文帳に追加

ＭＡＣパケットが短い時は、例外が適用されなければ（たとえば、アップリンクにおけるＣＰＥの変化またはダウンリンクにおける変調の変化）、次のＭＡＣパケットは現在のＭＡＣパケットに連結されて単一のＴＣ／ＰＨＹパケットにされる。 - 特許庁

A controller that includes a memory controller and a memory controlled by a memory PHY and is operable in a normal mode and a power-saving mode, includes: a block A to be powered off in the power-saving mode; and a block B not to be powered off in the power-saving mode.例文帳に追加

メモリーコントローラー及びメモリーＰＨＹにより制御されるメモリーを備え、通常モード及び省電力モードで動作可能なコントローラーは、省電力モードにおいて、電源オフされるブロックＡと電源オフされないブロックＢとを含む。 - 特許庁

An SoC connected to an SDRAM controlled by a memory controller and a memory PHY and operable in a normal mode and a power-saving mode, includes: a block A to be powered off in the power-saving mode; and a block B not to be powered off in the mode.例文帳に追加

メモリーコントローラー及びメモリーＰＨＹにより制御されるＳＤＲＡＭと接続し、通常モード及び省電力モードで動作可能なＳｏＣは、省電力モードにおいて電源オフされるブロックＡ及び電源オフされないブロックＢを含む。 - 特許庁