「set clock」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A counter circuit 30 starts an operation by release of a system reset signal and counts up frequency divided clock pulse signals to a set value afterwards.例文帳に追加

カウンタ回路３０は、システムリセット信号解除により動作を開始し、以後分周クロックパルス信号を設定値までカウントアップする。 - 特許庁

The cycle of this clock signal is set according to the information storing and holding time of the memory cell of a memory array 1 during the nonoperation.例文帳に追加

このクロック信号の周期は、非動作時におけるメモリアレイ１のメモリセルの情報記憶保持時間に応じて設定されている。 - 特許庁

and Phileas Fogg, for the first time since he had lived in that house, did not set out for his club when Westminster clock struck half-past eleven. 例文帳に追加

そしてフィリアス・フォッグは、この家に住んでから初めて、ウエストミンスター寺院の時計が十一時半を打っても、リフォーム・クラブに行かなかった。 - JULES VERNE『80日間世界一周』

The written image is read out as an image comprised of the first number of horizontal pixels×the first number of vertical pixels on the basis of a clock of a second clock frequency or an image comprised of a second number of horizontal pixels×a second number of vertical pixels on the basis of a clock of the second clock frequency in accordance with a set mode.例文帳に追加

その書き込まれた画像は、設定されているモードに応じて、第１の水平画素数×第１の垂直画素数から構成される画像として、第２のクロック周波数のクロックに基づき読み出すか、または第２の水平画素数×第２の垂直画素数から構成される画像として、第２のクロック周波数のクロックに基づき読み出す。 - 特許庁

The clock generating circuit for outputting outside synchronizes with (CLK) of PLL1 by inputting (RST) and counts up, and a counter circuit for outside clock 10 which outputs (OCTR) and a double frequency divider decoder circuit 11 for outside clock which generates (CLK60O) from (OCTR) are set in an output terminal cell for outside clock 9 separately from the other circuits.例文帳に追加

外部出力用のクロック生成回路は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期してカウントアップし（ＯＣＴＲ）を出力する外部クロック用カウンタ回路１０と、（ＯＣＴＲ）から（ＣＬＫ６０Ｏ）を生成する外部クロック用２分周デコーダ回路１１を外部クロック出力端子セル９内に他の回路とは分離して設ける。 - 特許庁

A wiring 802 connected between a clock buffers 503 and 505 is laid, so as to be reduced to an irreducible minimum in length, a clock skew between the clock buffers 503 and 505 is set equal to that between clock buffers 502 and 504, by regulating the wiring capacitance of the wiring 802 and the resistance of a fill cell resistor 801.例文帳に追加

クロックバッファ５０３とクロックバッファ５０５との間を接続する配線８０２は、最小配線長で配線され、配線８０２に付随する配線容量とフィルセル抵抗８０１の抵抗値で、クロックバッファ５０３とクロックバッファ５０５間のクロックスキューを、クロックバッファ５０２とクロックバッファ５０４間のクロックスキューに等しくなるように調整する。 - 特許庁

As a delay time in the next period of a delay clock signal SAE is set based on the pulse signal PULSE generated based on the trailing edge of the input clock signal CKi, even if a period of the input clock signal CKi is varied, a delay time of the delay clock signal SAE can be varies quickly adjusting its variation.例文帳に追加

入力クロック信号ＣＫｉの立ち下がりエッジに基づいて生成したパルス信号PULSEに基づいて、遅延クロック信号ＳＡＥの次の周期での遅延時間を設定するため、入力クロック信号ＣＫｉの周期が変化しても、その変化に合わせて、遅延クロック信号ＳＡＥの遅延時間を迅速に変化させることができる。 - 特許庁

To enable the set of the oscillation frequency of a clock oscillating circuit that a local oscillation circuit can oscillate most stably and the use of the reception sensitivity of a clock device with a heterodyne type receiver in a proper state, and to prevent deterioration of the clocking precision of a clock circuit.例文帳に追加

局部発振回路が最も安定して発振することができる時計発振回路の発振周波数を設定することを可能とし、ヘテロダイン方式の受信機を備えた計時装置の受信感度を良好な状態で使用でき、時計回路の計時精度を劣化させない。 - 特許庁

Then when a processing command is received in selected application environment, a multiplying circuit 27 multiplies a supplied external clock by the set magnification to generate an internal clock signal and a CPU 21 processes the received command on the basis of the newly supplied internal clock signal.例文帳に追加

その後、選択アプリケーション環境下での処理コマンドを受信すると、逓倍回路２７では供給される外部クロック信号を設定された倍率で逓倍して内部クロック信号を生成し、ＣＰＵ２１は新たに供給された内部クロック信号に基づいて、受信コマンドの処理を実行する。 - 特許庁

A ring oscillator composed of the same delay cells as delay cells of a delay circuit for delaying an input clock is used to count oscillation outputs of m cycles of the input clock, and the number of delay cell stages for one cycle of the input clock is calculated to set the number of delay cells for an amount of phase shift.例文帳に追加

入力クロックを遅延させる遅延回路の遅延セルと同一の遅延セルで構成されたリングオシレータを用いて、入力クロックのｍ周期分の発振出力をカウントし、入力クロックの１周期分の遅延セル段数を計算して位相シフト量分の遅延セル段数を設定する。 - 特許庁

The timing controller 14a has a clock signal frequency setting mode in which a frequency of each of clock signals ca and cb is set to a different value and the clock signals are supplied to the data line driving circuits 12_1, 12_2 and 12_3 in a region A and data line driving circuits 12_4 and 12_5 in a region B.例文帳に追加

このタイミングコントローラ１４ａは、クロック信号周波数設定モードを有し、同モードでは、内部クロック信号ｃａ，ｃｂの周波数を、それぞれ異なる値に設定して、領域Ａ，Ｂ毎のデータ線駆動回路１２_1 ，１２_2 ，１２_3 及びデータ線駆動回路１２_4 ，１２_5 に供給する。 - 特許庁

If any failure is detected on the transmission line in the first direction on the ring network 36, the node 10 uses the second clock information to set additional information for executing processing of synchronization to the master clock to the first clock information and sends the additional information in the first direction on the ring network.例文帳に追加

ノード１０は、リング網３６における第１方向の伝送路で障害が検出された場合、第２クロック情報を用いてマスタクロックへの同期処理を実行させるための付加情報を第１クロック情報に設定してリング網の第１方向へ送出する。 - 特許庁

When a receiving buffer amount reaches a center value, a clock master synchronous control unit of a legacy IP converter 12-1 set as a clock master sets a variable clock unit at a fixed center frequency and actuates it to generate synchronous communication data from data stored in a receiving buffer, and transmits them to a legacy device 10-1.例文帳に追加

クロックマスタに設定されたレガシーＩＰ変換器１２−１のクロックマスタ同期制御部は、受信バッファ量がセンタ値に達した際に、可変クロック部を中心周波数に固定して起動させ、受信バッファの蓄積データから同期通信データを生成してレガシー機器１０−１に送信する。 - 特許庁

A data change point where the estimated value of the reception signal is changed is referred to set the rise time of a reproducing clock in a reproducing clock generation unit 50, and the estimated value of the reception signal is referred to, and a value of reproduced data, in a synchronization confirming and data reproducing unit 60, is set.例文帳に追加

そして、推定された受信信号の値が変化するデータ変化点を参照して、再生クロック生成部５０にて再生クロックの立ち上がりタイミングを設定し、推定された受信信号の値を参照して、同期確認・データ再生部６０にて再生データの値を設定する。 - 特許庁

If the protocol does not require the rapid response (S305, NO), the clock frequency is set low (S309) and if the protocol requires the rapid response (S305, YES), the clock frequency is set high (S306), the transfer of response data is prepared (S307), and then data are transferred (S308).例文帳に追加

プロトコルが早い応答を要しないときは（Ｓ３０５、ＮＯ）、クロック周波数を低く設定し（Ｓ３０９）、また、プロトコルが早い応答を必要としているときは（Ｓ３０５、ＹＥＳ）、クロック周波数を高く設定して（Ｓ３０６）、応答データの転送準備をし（Ｓ３０７）、データを転送する（Ｓ３０８）。 - 特許庁

A flip-flop 3 generates an output pulse signal, which turns its inverted output into 'High' state with the comparator's output being set 'Low' in synchronism with a clock signal and then turns into 'Low' synchronously with the next clock signal.例文帳に追加

フリップフロップ３は、クロック信号に同期して比較器の出力が“Ｌｏｗ”となった場合に、反転出力を“Ｈｉｇｈ”にし、次のクロック信号に同期して“Ｌｏｗ”にするという出力パルス信号を生成する。 - 特許庁

If the correction is necessary, the LD is turned off (S105), a frequency setting value needed to correct the image magnification is computed, and the value is set to a pixel clock generation part to generate a pixel clock PCLK (S106).例文帳に追加

補正する必要があれば、ＬＤを消灯し（Ｓ１０５）、画像倍率を補正するために必要な周波数の設定値を算出して画素クロック発生部に対して設定し、画素クロックＰＣＬＫを生成する（Ｓ１０６）。 - 特許庁

The analog interface part 6 converts an analog audio signal sent from a telephone set 7 into a digital audio signal and stores it in a transmitting buffer 53 in the timing when the transmitting clock is output from the clock part 8.例文帳に追加

アナログインタフェース部６は、クロック部８から送信クロックが出力されるタイミングにあわせて、電話機７から送出されるアナログ音声信号をデジタル音声信号に変換して、送信バッファ５３に記憶させる。 - 特許庁

A CPU 4 judges, upon receiving data, from which interface the data are received, and when the data are received from a higher speed interface, a dynamic clock of a higher frequency is set by a clock control circuit 8.例文帳に追加

ＣＰＵ４は、データを受信すると、どのインターフェースから受信しているか判定し、より高速なインターフェースから受信している場合には、より高周波数の動作クロックを、クロック制御回路８により設定する。 - 特許庁

A current time of day display mark 35, displaying the current time of day at a position corresponding to a current time of day of the clock display part 34 while varying the display position of the belt-like clock display part 34, is set.例文帳に追加

記帯状をした２４時間時計表示部３４を表示位置を変更しながら２４時間時計表示部３４の現在時刻に対応した位置で現在時刻を表示する現在時刻表示印３５を設ける。 - 特許庁

A clock signal and a digital code signal the number of clocks, the clock frequency, the digital code and the pulse voltage of which are made to agree with the previously set ones must be inputted in order to release the inhibition of the charging operation.例文帳に追加

充電動作の禁止を解除するためには、クロック数、クロック周波数、デジタルコード、パルス電圧を予め決められたものに合致させたクロック信号とデジタルコード信号とを入力する必要がある。 - 特許庁

The data input part 10 transmits data according to the input data DATA to the node NA, when both a first clock signal C1 and a second clock signal C2 driven independently are set up at first levels.例文帳に追加

データ入力部１０は、独立して駆動される第１クロック信号Ｃ１と第２クロック信号Ｃ２の両方が第１レベルの場合に、入力データＤＡＴＡに応じたデータを上記ノードＮＡに伝える。 - 特許庁

A charging/communication cable 6 and an audio cable 7 are connected between the clock device and mobile phone and at set time, the clock device 1 sends a control signal for actuating a dedicated application of the mobile phone 8.例文帳に追加

充電／通信ケーブル６と音声ケーブル７を時計装置と携帯電話機の間に接続し、設定した時刻になった場合、時計装置１は携帯電話機８の専用アプリケーションを起動させる制御信号を送る。 - 特許庁

Then, when the inside condition signal 4 of a certain operation block and the block number 8 pertinent to the operation block are matched with the inside condition setting 9 set in the set operation mode register, a clock operation instruction 5 corresponding to the operation block is outputted to a clock control part 3 according to a set operation mode setting 10.例文帳に追加

そして、ある動作ブロックの内部状態信号４とその動作ブロックに該当するブロック番号８が設定された動作モードレジスタに設定された内部状態設定９とが一致したら設定されている動作モード設定１０に従って、クロック制御部３へ該当する動作ブロックに対応するクロック動作指示５を出力する。 - 特許庁

An image output timing generator 10 multiplexes a horizontal synchronizing signal 1a, a vertical synchronizing signal 1b, a set strobe signal 3a, a set clock signal 3b, and a set data signal 3c to gather these signals as one composite signal 10a, and outputs the composite signal 10a and an image clock signal 1c to a drive timing generator 20.例文帳に追加

映像出力タイミング発生器１０は、水平同期信号１ａ、垂直同期信号１ｂ、設定ストローブ信号３ａ、設定クロック信号３ｂおよび設定データ信号３ｃを多重し、複合信号１０ａとして一つの信号に纏め、複合信号１０ａと映像クロック信号１ｃを駆動タイミング発生器２０へ出力する。 - 特許庁

To provide an alarm clock which prevents its alarm function from being turned off easily, and prevents in addition setting misses by forgetting to set the alarm function on.例文帳に追加

容易には目覚し機能をオフに出来ず、さらに目覚まし機能のセットを忘れるミスを防ぐ目覚まし時計を提供することを目的とする。 - 特許庁

To provide a 1/4 cycle delay clock generator normally operable even if a specific initial value is not set by obviating the need of a reset signal separately.例文帳に追加

リセット信号を別途に不要とし、特定の初期値がなくても正常に動作できる１／４周期遅延クロック発生器を提供する。 - 特許庁

A memory circuit is provided for storing an optimum initial delay set value for a variable delay circuit in a DLL on every operating clock frequency.例文帳に追加

ＤＬＬにおける可変遅延回路について動作クロック周波数毎の最適な初期遅延量設定量を記憶する記憶回路を備える。 - 特許庁

After a completion signal of data transfer on the PCI bus is detected, the STOP_CLK signal 15 is set to High again to stop the clock.例文帳に追加

そして、ＰＣＩバスのデータ転送の完了信号を検出した後、再びＳＴＯＰ＿ＣＬＫ信号１５をハイに設定し、クロックを停止させる。 - 特許庁

The hard disk recorder 3 acquires also time information, by inquiring of the relay station 61 about it to set its built-in clock.例文帳に追加

時刻情報に関しても、ハードディスクレコーダ３は、中継局６１に問い合わせることにより取得し、内蔵されている時計を設定する。 - 特許庁

Then the composite screen image is set by selecting 'illustration' image data for a background image and selecting 'clock' image data for a foreground image (step 55).例文帳に追加

そして、「イラスト」画像データを背景画面とし、「時計」画像データを前景画面とするように選んで、複合スクリーン画面を設定する（ステップ55）。 - 特許庁

To enable a testing circuit of a semiconductor integrated circuit using a plurality of clock domains for optionally set the timing-applying double clocks.例文帳に追加

複数のクロックドメインを用いる半導体集積回路のテスト回路において、ダブルクロックを印加するタイミングを任意に設定することを可能にする。 - 特許庁

Thus, the clock cycles can be set shorter than the conventional ones and the total processing times of both output and shift modes can be shortened.例文帳に追加

これにより、クロックサイクルを従来よりも短く設定することができ、出力モード及びシフトモードの全体的処理時間も短縮できる。 - 特許庁

A CDR circuit 203 has a function which regenerates the data and a clock from the optical module 202 with a timing corresponding to a set rate.例文帳に追加

ＣＤＲ回路２０３は、設定された速度に応じたタイミングで光モジュール２０２からのデータとクロックを再生する機能を備えている。 - 特許庁

The electronic camera is provided with alarm clock functions as an accessory and a user can freely set an alarm operating time (alarm time).例文帳に追加

本発明は、ディジタルカメラの付加機能として目覚まし時計機能を搭載し、ユーザはアラームを作動させる時間（アラーム時間）を自由に設定できる。 - 特許庁

The memory cards 20 inserted in the loading parts 11 share a set of signal lines CLK (clock), BS (bus state), DIO (data input/output).例文帳に追加

装着部１１に挿入されたメモリカード２０は、一組の信号線ＣＬＫ（クロック），ＢＳ（バスステート），ＤＩＯ（データ入出力）を共有している。 - 特許庁

Because the pulse rejection inverter is internally located, SET events that occur upstream or internal to the latch or on clock signaling are mitigated.例文帳に追加

パルス除去インバータが内部に配置されるので、ラッチの上流または内部、あるいはクロック信号で発生するＳＥＴ事象が緩和される。 - 特許庁

The portable telephone set maintains counting of a clock signal in a step S9, and it is switched to a step S11 when the power source is turned on again in a step S10.例文帳に追加

ステップＳ９においてクロック信号の計数を維持し、ステップＳ１０において、再び電源がオンされると、ステップＳ１１へ移行する。 - 特許庁

When an apparatus such as a clock, a telephone, or the like in which a battery 4 is stored is set on a charger 2, a counter is made to operate and increases step count signals.例文帳に追加

蓄電器を収容した時計や電話等の機器を充電器にセットしたときにカウンタを動作させ、ステップ計数信号を増分する。 - 特許庁

A selector 220 selects either the non-inverted signal of the clock or an inversion signal, with the output of the latch 240 set as a selection signal.例文帳に追加

選択器２２０はラッチ２４０の出力を選択信号として、クロックの正転信号または反転信号の何れか一方を選択する。 - 特許庁

In addition, the selection circuit 3 outputs an external clock CK1 to each part of the circuit after a register 12 is set by a switching signal from the outside.例文帳に追加

また、選択回路３は、外部からの切替信号によってレジスタ１２がセットされた後は、外部クロックＣＫ１を回路各部へ出力する。 - 特許庁

When the system clock frequency varies, preset values in the controller 145 are used to initialize an up/down counter 143 and also set registers.例文帳に追加

また、システムクロック周波数が変化する時に、コントローラ１４５内のプリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行う。 - 特許庁

To provide a synchronous semiconductor memory device wherein RAS active operation time (tRAS) is set according to the cycle (tCK) of a clock signal.例文帳に追加

ＲＡＳアクティブ動作時間（ｔＲＡＳ）がクロック信号の周期（ｔＣＫ）に応じて設定される同期型半導体記憶装置を実現する。 - 特許庁

A high pulse counter 1 becomes enable when a DC impulse signal transmitted from a telephone set becomes high, and counts the DC impulse signal with a sampling clock.例文帳に追加

Highパルスカウンタ１が、電話機から送出される直流インパルス信号がHigh時にイネーブルになり、サンプリングクロックで直流インパルス信号をカウントする。 - 特許庁

In such a case, since the clock signal azck has its cycles set equal to one horizontal period, the cycles are successive even in a blanking period.例文帳に追加

ここで、クロック信号ａｚｃｋはその周期が一水平期間と同じに設定されているため、ブランキング期間でも周期が連続している。 - 特許庁