「set clock」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The clock generation circuit 110 generates a reference clock of a predetermined frequency in the starting period up to the lapse of the wait time after starting the charge pump operation, and generates a reference clock of a frequency corresponding to the set value of the frequency setting register 130 during the operation period after the starting period.例文帳に追加

クロック発生回路１１０が、チャージポンプ動作の開始後ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックを発生する。 - 特許庁

Monitoring a clock pulse from a conversion operation clock 10 by a monitor circuit allows a clock monitor circuit 7 to monitor number of bits confirmed by the successive approximation register 11 and the successive approximation type analog/digital converter is provided with a setting value storage register 17 to set a plurality of resolution setting values in order to allow the analog/digital converter to cope with each resolution requirement.例文帳に追加

監視回路が変換動作クロック１０のクロック・パルスを監視することで、クロック監視回路７は逐次比較レジスタ１１で確定しているビット数を監視し、また、個々に要求される分解能に対応するため、複数の分解能設定値を設定するための設定値格納レジスタ１７を備えている。 - 特許庁

Though the correct time cannot be held without a backup power source for the internal clock because the internal clock stops the time counting operation, the time of the internal clock is set on the basis of time information acquired from the outside when starting the device or executing processing requiring the time.例文帳に追加

内部時計用のバックアップ電源を有していないと内部時計はその計時動作を停止するので正しい時刻を保持することができないが、当該装置の起動時あるいは時刻を必要とする処理を実行する際には外部から取得した時刻情報に基づいて内部時計の時刻を設定する。 - 特許庁

Even when the calculated CTS value obtained using a first video clock signal Vc1 generated by a decoder 204 is other than an integer, a value of a second video clock signal Vc2 and an N value are set such that the calculated CTS value obtained using the second video clock signal Vc2 is an integer.例文帳に追加

デコーダ２０４が生成した第１の映像クロック信号Ｖｃ１を用いて得られるＣＴＳの計算値が整数以外の値となる場合でも、本発明では、第２の映像クロック信号Ｖｃ２を用いて得られるＣＴＳの計算値が整数となるように第２の映像クロック信号Ｖｃ２およびＮ値を設定する。 - 特許庁

To easily recingnize frequency while using only one input pin for recognizing a reference clock frequency and to automatically perform the correction and change setting of an external interface timing in an integrated circuit where it is necessary to input a reference clock and set an input/output timing with the clock as a reference.例文帳に追加

基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路において、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行う。 - 特許庁

On the other hand, when a system is operated at high speed and writing of one time cannot be performed in one cycle of a system clock signal, a writing cycle mode is set so that writing is performed at least every two cycles of the reference clock, and writing of one time is performed in every two cycles of the reference clock signal.例文帳に追加

一方、システムが高速に動作してシステムクロック信号の一周期内に一回の書き込みが行えない場合は、前記書き込み周期モ−ドは少なくとも二周期の基準クロック信号毎に書き込みが遂行されるように設定され、二周期の基準クロック信号毎に一回書き込みが遂行される。 - 特許庁

Thereafter, a clock net, within a clock tree related to the design object circuit, generating a hold error competing with a set-up error is detected based on the timing analysis result, and the wiring width of wiring in the clock net is changed to a wiring width larger than that of other wiring different from the wiring.例文帳に追加

このあと、このタイミング解析結果に基づいて、設計対象回路に関するクロックツリーのうち、セットアップエラーと競合するホールドエラーが発生しているクロックネットを検出し、このクロックネット内の配線の配線幅を、当該配線とは異なる他の配線の配線幅よりも太い配線幅に変更する。 - 特許庁

In the aligner equipped with a plurality of PWM motor drivers, PWM clock oscillators are not separately provided, an external or master/slave feed means is provided, and a means is provided which carries out PWM through a common clock or a clock where frequency is kept the same, but phase is set different for each driver.例文帳に追加

複数のＰＷＭ変調モータードライバーを有する露光装置において、ＰＷＭ変調用クロック発振器は個別に持たずに、外部あるいはマスタースレーブ供給手段を設け、共通クロックあるいは周波数は等しく位相がドライバーごとに異なるクロックによりＰＷＭ変調を行う手段を設ける。 - 特許庁

If a tone quality preference mode is set, an AV amplifier 20 distinguishes a format of voice data, and reads a minimum pixel clock frequency, which can transmit HDMI (High Definition Multimedia Interface) data corresponding to the distinguished format, from a pixel clock table then, makes a content transmitter transmit content data in resolution corresponding to the read pixel clock frequency.例文帳に追加

ＡＶアンプ２０は、音質優先モードが設定されると、音声データのフォーマットを判別し、判別したフォーマットに対応するＨＤＭＩデータを送信可能な最低のピクセルクロック周波数をピクセルクロックテーブルから読み出し、当該ピクセルクロック周波数に対応する解像度でコンテンツ送信装置にコンテンツデータを送信させる。 - 特許庁

When the pass-band width of a band-limiting element in a receiver 20, through which a clock signal to be modulated passes is set to W, so that a modulator 13 in a transmitter 10 modulates the original clock signal to change with a data signal at an interval of 1/W or larger, and the clock signal to be modulated is generated.例文帳に追加

受信機２０の被変調クロック信号が通過する帯域制限要素の通過帯域幅をＷとしたとき、送信機１０では変調器１３により１／Ｗ以上の間隔で原クロック信号をデータ信号により変化させるように変調を行って被変調クロック信号を生成する。 - 特許庁

A clock frequency of the modulator is set to a value of constant multiples of a clock signal of an original signal which should be transmitted before modulation, bit length of input data is extended to the same magnification as that of the clock frequency inside the modulator, and a dummy signal with a different logic is mixed with "0" or "1" before the modulation to be transmitted.例文帳に追加

変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。 - 特許庁

The drive clock (signal S2) for a sample hold circuit 23a generated by a control signal generating circuit 24 is differed from the drive clock (signal F1) for the SCF circuit 23b, and the drive clock of the SCF circuit 23b is set to have the same period between in a general operation which is not the self-diagnosis and in the self-diagnosis.例文帳に追加

制御信号発生回路２４が発生させるサンプルホールド回路２３ａの駆動クロック（信号Ｓ２）と、ＳＣＦ回路２３ｂの駆動クロック（信号Ｆ１）とが異なる信号となるようにし、ＳＣＦ回路２３ｂの駆動クロックが自己診断でない通常動作時と自己診断時において同じ周期となるようにする。 - 特許庁

To provide an alarm clock with pointers, such as a second hand other than an hour hand or a minute hand, accurately pointing to respective scales, an hour scale and an alarm set scale, or a ten-minute increment alarm set scale and a five-minute increment alarm set scale.例文帳に追加

時針及び分針以外の指針、例えば秒針により、時刻目盛と目覚しセット目盛、又は１０分刻み目覚しセット目盛と５分刻み目覚しセット目盛を、指針が正確にそれぞれの目盛を指すことができる目覚し時計を提供することにある。 - 特許庁

Frequency detecting circuits 12-20 compare the frequencies of the clock signals CLK12-CLK20 with a preliminarily set reference frequency fST, and when the frequencies are higher than the reference frequency fST, set the levels of detection signals C10-C18 so as to be H, and set them so as to be L in the other case.例文帳に追加

周波数検知回路12〜20では、クロック信号CLK12 〜CLK20の周波数と予め設定された基準周波数fST と比較し、その周波数が基準周波数fST より高い場合には検知信号C10 〜C18 のレベルをＨに設定し低い場合にはＬに設定する。 - 特許庁

An hour value and a minute value of the internal clock of the parking fee adjustment machine 2 are set based on an hour value, a minute value, and a second value included in the time adjustment signal, and a second value of the internal clock of the parking fee adjustment machine 2 is set to zero in timing that the parking fee adjustment machine 2 receives the time adjustment signal.例文帳に追加

時刻合わせ信号に含まれる時値、分値および秒値に基づいて駐車料金精算機２の内部時計の時値および分値を設定し、駐車料金精算機２が時刻合わせ信号を受信したタイミングで駐車料金精算機２の内部時計の秒値をゼロに設定する。 - 特許庁

A prediction logical unit to predict one or many already set properties is installed, which of the memory units is to be clocked during execution of an access is selected by a clock generating logical unit corresponding to the properties that are predicted and already set and a clock signal is transmitted to the memory unit.例文帳に追加

１個または多数個の予め定められた属性を予想するために予想論理装置が配置され、そしてクロック発生論理装置が予想され予め定められた属性に応答して、アクセスの実行の期間中にメモリ・ユニットのどの１つがクロックされるべきかを選定し、そしてそのメモリ・ユニットにクロック信号を送る。 - 特許庁

The dummy pixel transfer period is set equal to a period required for outputting the number of pulses necessary for transferring a certain number of the dummy pixels when the dummy pixel transfer pulses are set equal to the clock frequency of the effective pixel reading pulses.例文帳に追加

このダミー画素転送期間が、ダミー画素転送パルスを有効画素読取パルスのクロック周波数にしたときのダミー画素数分のパルス数を出力するのに必要な期間と等しくなるように設定されている。 - 特許庁

The comparing means includes an input transistor part to which a first output voltage set and a second output voltage set are inputted among the plurality of output voltage sets, and a positive feedback means that operates according to the clock signal.例文帳に追加

比較手段は、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される入力トランジスタ部と、クロック信号に従って動作する正帰還部とを含む。 - 特許庁

A mobile phone adjusts an fs set point of PCM data to be reproduced and synchronizes with a broadcasting station by eliminating deviation in time between voice reproduction of the mobile phone set and a reference clock of the broadcasting station.例文帳に追加

携帯電話機において、再生するＰＣＭデータのｆｓ設定値を調整して、携帯電話機の音声再生と放送局の基準クロックとの時間のズレを無くすことで放送局との同期を取る。 - 特許庁

When the count value is set up, the counter 14 starts the counting operation of clock signals from a ring oscillation circuit 11, and every time that the count value coincides with the set value, outputs a signal indicating the coincidence.例文帳に追加

出力信号生成用カウンタ１４は、その設定がされると、リング発振回路１１からのクロック信号の計数動作を開始し、その計数値が設定値に一致するたびに、その旨の信号を出力する。 - 特許庁

A system control circuit 10 applies a sampling clock in response to the set recording mode to the A/D converter circuit 16 and applies compression control information in response to the set recording mode to the image compression circuit 18.例文帳に追加

システム制御回路１０は、設定された記録モードに応じたサンプリング・クロックをＡ／Ｄ変換器１６に印加し、設定された記録モードに応じた圧縮制御情報を画像圧縮処理回路１８に印加する。 - 特許庁

The smoking reduction lighter includes: a clock means; a set condition holding means; a determination means receiving output from the clock means and determining whether or not the set condition is satisfied; and an ignition allowing/rejecting control means allowing ignition by receiving determination output from the determination means indicating that the set condition is satisfied and inhibiting ignition by receiving determination output from the determination means indicating that the set condition is not satisfied.例文帳に追加

時計手段と、設定条件保持手段と、時計手段の出力を受け取って、設定条件を満足するか否かを判定する判定手段と、設定条件を満足することを示す判定手段からの判定出力を受け取って点火を許容し、設定条件を満足しないことを示す判定手段からの判定出力を受け取って点火を阻止する点火許否制御手段とを有することを特徴とする減煙ライターである。 - 特許庁

To automatically verify the compatibility of an operational clock frequency, in an information-processing device or the like which is provided with a processor such as a CPU which can be set with a plurality of different operational clock frequencies.例文帳に追加

複数の異なる動作クロック周波数を設定可能なＣＰＵ等のプロセッサを搭載する情報処理装置において、動作クロック周波数の適応性を自動的に検証可能な情報処理装置等を提供することを目的とする。 - 特許庁

That is, by successively selecting a delay signal which is finely changed in phase gradually without changing clock frequency itself within a predetermined time without finely adjusting clock frequency to set the number of pulses to the predetermined number, the number of pulses generated within the predetermined time is matched with the predetermined number.例文帳に追加

すなわち、クロック周波数を微調整して合わせるのではなく、クロック周波数自体は変えずに、位相を細かく徐々に変えた遅延信号を所定時間内に順次選択することで、所定時間内のパルス数を所定数に合わせる。 - 特許庁

When the comparison result does not match, the control part 21 outputs a display control signal for indicating the picture where the frame rate being different from the one immediately before it is set to the output part 4 and also changes-over the dot clock of the dot clock output part 3.例文帳に追加

比較結果が一致しない場合、制御部２１は、直前のフレームレートと異なるフレームレートが設定されたピクチャを指示する表示制御信号を出力部４へ出力するとともに、ドットクロック出力部３のドットクロックを切り替える。 - 特許庁

A PHY_EN signal to be output from a system interface 23 is turned off by power-on reset, and a clock control part 15 is set so that the output of a second clock generation part 14 can be prevented from being supplied to the Eithernet (R) PHY10.例文帳に追加

パワーオンリセットにより、システムインタフェース２３から出力されるＰＨＹ_ＥＮ信号をオフにして、第２のクロック生成部１４の出力がイーサネット（登録商標）ＰＨＹ１０に供給されないようにクロック制御部１５を設定する。 - 特許庁

In the case of an S2 processing (shutter drive and CCD capturing), the clock frequency is set to the 'medium speed' in order to prevent a rush current by shutter drive, in the case of compression and write processing to a recording medium, the clock frequency is switched to the 'highest speed', to attain high-speed processing.例文帳に追加

Ｓ２処理（シャッター駆動及びＣＣＤ取り込み）時は、シャッター駆動による電流のラッシュを防ぐためクロックを「中速」とし、圧縮及び記録メディアへの書き込み処理時は「最高速」に切り替えて処理の高速化を図る。 - 特許庁

Here, when the frequency of the clock generator 85 is also varied as set by the CPU 30, operation at a more suitable clock frequency can be performed to suppress an increase in power consumption due to an unnecessary high-speed signal.例文帳に追加

なお、クロック発生部８５の周波数も、ＣＰＵ３０からの設定で可変とするように構成すれば、更に最適なクロック周波数での動作が可能になり、不必要な高速クロック信号による消費電力の増加を抑えることができる。 - 特許庁

When load data LDA set to a final stage flip-flop FFn of the counter A1 is at a high level, the timing correction and adjustment circuit Z delays a load clock LC by a prescribed time, doubles its pulse width and supplies the resulting clock to the counter B1 without any further modification.例文帳に追加

カウンタＡ１の最後段フリップフロップＦＦｎに設定されるロードデータＬＤAが“Ｈ”レベルのとき、タイミング補整回路ＺはロードクロックＬＣを所定時間遅延させ、かつ、パルス幅を２倍にしてそのままカウンタＢ１側へ供給する。 - 特許庁

The semiconductor integrated circuit includes a first group of circuits 101 to produce clock signals and a second group of circuits 10 to execute a transfer of signals and a logical processing operation in conformity to the clock signals, and it is arranged so that the operating voltage sources 103, 104, 113, 114, 121, 122, 123, 124 for the two groups of circuits can be set individually.例文帳に追加

クロック信号を生成する第１の回路群（１０１）と、このクロック信号に従って信号の転送および論理処理動作を実行する第２の回路群（１０２）の動作電圧源（１０３，１０４，１１３，１１４，１２１，１２２，１２３，１２４）を個別に設定可能とする。 - 特許庁

To provide a compression processing unit that receives a clock according to a transmission rate specified in the mode of a modulator and can automatically set a compression data rate according to the clock so as to be put in operation only through mode setting to the modulator.例文帳に追加

変調装置のモードで規定される伝送レートに従ったクロックを入力し、それに応じた圧縮データレートを自動設定可能とし、変調装置に対するモード設定のみで、運用可能な圧縮処理装置を提供するものである。 - 特許庁

Even if the phase difference between a reference clock signal REFCLK and a clock signal CLK is large, since an UP signal and a DOWN signal in response to the phase difference of both the signals can be outputted, the maximum operating frequency can be set higher than that of the conventional phase comparator circuits.例文帳に追加

基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても両信号の位相差に応じたＵＰ信号およびDOWN信号を出力できるようにしたため、従来よりも最大動作周波数を高くすることができる。 - 特許庁

As to the system clock frequency m (=fsc×n) in synchronization with a color burst signal, by changing a factor n in accordance with the type (a color burst signal frequency), the system clock frequency of each type is set to be within a certain range.例文帳に追加

カラーバースト信号に同期するシステムクロックの周波数ｍ（＝ｆｓｃ×ｎ）について、方式（カラーバースト信号周波数）に応じて係数ｎを変更することで、方式間でのシステムクロックの周波数ｍが一定範囲内に収まるようする。 - 特許庁

Each of the user interfaces 17-19 is respectively provided with an STB(Set Top Box) lock generating section 41 that is a means to generate a local clock signal and serves the interactive application to each user on the basis of a time denoted by each local clock signal.例文帳に追加

各ユーザーインタフェース装置１７〜１９は、ローカルクロック信号を生成する手段であるＳＴＢクロック発生部４１をそれぞれ備えており、各々のローカルクロック信号が示す時刻を基準にして、対話型アプリケーションを各ユーザーに提供する。 - 特許庁

At the input of an interrupt signal INT, FFs 12, 19 are set to start the high-speed clock source 13 and a counter 21 starts counting low-speed clocks LCK.例文帳に追加

割込信号ＩＮＴが入力されると、ＦＦ１２，１９がセットされ、高速クロック源１３が起動されると共に、カウンタ２１で低速クロックＬＣＫのカウントが開始される。 - 特許庁

To set an optional value for an output rate independently of a clock frequency in an MPEG 2 transport transmission circuit employing an output of a DVB-ASI.例文帳に追加

ＤＶＢ−ＡＳＩ出力を使用したＭＰＥＧ２トランスポート伝送回路において、クロック周波数に依存することなく、任意の値を出力レートとして設定する。 - 特許庁

In a second power-down mode, the OUT-transfer transmitter circuit 22 is set to the power-down mode without setting the clock-transfer transmitter circuit 24 to the power-down mode.例文帳に追加

第２のパワーダウンモードでは、クロック転送用トランスミッタ回路２４についてはパワーダウンモードに設定せずにＯＵＴ転送用トランスミッタ回路２２をパワーダウンモードに設定する。 - 特許庁

The value of the resistance for adjustment is previously set in the potentiometer 21 from the outside by each of the scanning signal lines determined from a gate start pulse GSP and a clock for the gate driver.例文帳に追加

ポテンショメータ２１には、あらかじめ、外部から、ゲートスタートパルスＧＳＰとゲートドライバ用のクロックとで決まる走査信号線ごとに、調節用抵抗の値が設定されている。 - 特許庁

When the period of the internal clock CLK2 is set longer than the period for transferring individual image data, the latch data are decompressed by complementing the image data.例文帳に追加

一方、内部クロックＣＬＫ２の周期を、個々の画像データを転送する周期よりも長くすれば、ラッチデータは画像データを補完することによって伸張したものとなる。 - 特許庁

To provide a camera which can perform a long-time exposure precisely as the set time is without having a clock function by a crystal oscillator of high accuracy.例文帳に追加

高精度な水晶発振子による時計機能を備えることなく、設定された時間通り正確に長時間露光を行うことができるカメラを提供すること。 - 特許庁

The changed clock frequency is stored in a function table 52 of a memory 15, and a set value of the function table 52 can be changed utilizing a writing device 35.例文帳に追加

変更するクロック周波数は記憶部１５の機能テーブル５２に記憶してあり、書き込み装置３５を利用して機能テーブル５２の設定値を変更することができる。 - 特許庁

The impedance of the pair of voltage divider resistors RP3, RP2 on the second transmission line T2 is set to a resistance ratio matching the input impedance of the clock supply destination 12A.例文帳に追加

一対の分圧抵抗ＲＰ３，ＲＰ２は第２伝送線路Ｔ２上のインピーダンスをクロック供給先１２Ａの入力インピーダンスに整合させる抵抗比に設定される。 - 特許庁

In an electronic apparatus having a plurality of sources, the clock rate of a serial communication is set variable in frequency so as not to interfere with the frequency of the source operating at present.例文帳に追加

複数のソースを有する電子機器において、シリアル通信のクロックレートを現在作動しているソースの周波数と干渉しない周波数とするように可変とした。 - 特許庁

A flag register 71 is to be set properly by CPU 64, and a gate circuit 70 turns ON/OFF transmission to the thinning judgment processing circuit of a motor clock by the flag register.例文帳に追加

フラグレジスタ７１は、ＣＰＵ６４によって適宜設定されるフラグレジスタで、ゲート回路７０は、フラグレジスタによりモータクロックの間引き判定処理回路への伝達をＯＮ／ＯＦＦする。 - 特許庁

To previously and appropriately set an expected value comparison point without need for information on an inner signal of a circuit at the time of verifying a function of a logic circuit having a plurality of clock systems.例文帳に追加

複数のクロック系統を有する論理回路の機能検証時に、回路の内部信号の情報を必要とせず、適切に期待値比較ポイントを事前に設定する。 - 特許庁