「set clock」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

When the scan-inserted circuits SCB and SCC are set to be in a scan mode, a scan flip-flop circuit SFF is stored with the output data Y1 and Y2 in synchronization with the clock signal.例文帳に追加

スキャン挿入済回路ＳＣＢ，ＳＣＣがスキャンモードに設定されると、スキャンフリップフロップ回路ＳＦＦは、クロック信号に同期して、出力データＹ１，Ｙ２を格納する。 - 特許庁

For the external clock signal, a time difference between the rear edge of the third timing signal and the front edge of a next cycle is set larger than time necessary for resetting the memory circuit.例文帳に追加

外部クロック信号は、第３タイミング信号の後エッジと次サイクルの前エッジとの時間差が上記メモリ回路のリセットに必要な時間より大きく設定される。 - 特許庁

The data transfer control device including the clock control circuit 300 transfers data as a host or a peripheral in a state set as a first device or a second device.例文帳に追加

クロック制御回路３００を含むデータ転送制御装置は、第１のデバイス又は第２のデバイスに設定された状態で、ホスト又はペリフェラルとしてデータ転送を行う。 - 特許庁

When the period of the internal clock CLK2 is set longer than the period for transferring individual image data, the latch data are compressed by thinning the image data.例文帳に追加

このとき、内部クロックＣＬＫ２の周期を、個々の画像データを転送する周期よりも長くすれば、ラッチデータは画像データを間引くことによって圧縮したものとなる。 - 特許庁

If a decision is made that the microwave oven is not set to operate as a clock (Yes at S35), the 5 min counter is initialized (S36) and power supply to the control section is sustained.例文帳に追加

一方、当該設定がなされていると判断すれば（Ｓ３５でＹｅｓ判断時）、５分のカウンタを初期化し（Ｓ３６）、当該制御部への通電を継続させる。 - 特許庁

When the period of delay time td is set to be equal to a clock, the output signal of the D fIip flop 4 of the prestage cannot be latched by the D flip flop 5 of the poststage.例文帳に追加

遅延時間ｔ_dをクロックと同じ周期にしておくと、前段のＤフリップフロップ４の出力信号は次のクロックで後段のＤフリップフロップ５でラッチできない。 - 特許庁

When the received data DTR stops, the counter 16 is not reset, a count value CNT reaches a set value VAL, and output of a clock signal CLKA is stopped.例文帳に追加

受信データＤＴＲが停止すると、カウンタ１６はリセットされず、カウント値ＣＮＴが設定値ＶＡＬに達してクロック信号ＣＬＫＡの出力が停止される。 - 特許庁

When a time adjusting means 21 is operated while the time of a clock is not adjusted, a time for informing a user of an alarm by a kitchen timer means 17 can be set.例文帳に追加

時計の時刻を調整しない状態のときに時刻調整手段21を操作すると、キッチンタイマ手段17によるアラーム報知を行なう時間の設定を行うことができる。 - 特許庁

To provide a telephone set wherein a user needs not to directly enter a time while operating an operation means for the setting and adjustment of a clock means.例文帳に追加

利用者が操作手段を操作しながら直接時刻の入力を行い時計手段の設定及び調整する必要のない電話装置を提供することを目的とする。 - 特許庁

By setting the alarm data 220 to be stored in the personal computer 20, it is possible to freely set the alarm data 229 to be outputted from the clock 10 with the alarm and output it.例文帳に追加

パソコン２０に記憶させるアラームデータ２２０を設定してアラーム付き時計１０から出力されるアラームデータ２２９を自由に設定し出力させることができる。 - 特許庁

In the case of a plurality of wireless tags are disposed, set values of clock (or calendar) function parts 35 of respective wireless tags are changed to shift transmission timings from each other.例文帳に追加

また、複数の無線タグが配置されている場合、それぞれの無線タグの時計（またはカレンダ）機能部３５に設定値を変えることで、送信タイミングがずれるようにする。 - 特許庁

Wires Ld1 and Ld1x, and Ld2 and Ld2x from the plurality of input pads PADd1 and PADd1x, and PADd2 and PADd2x to the clock input circuit (level shifters 7A1 and 7A2) are set nearly equal in resistance among the plurality of clocks.例文帳に追加

複数の入力パッドＰＡＤｄ１，ＰＡＤｄ１ｘ，ＰＡＤｄ２，ＰＡＤｄ２ｘからクロック入力回路（レベルシフタ７Ａ１，７Ａ２）までの配線Ｌｄ１，Ｌｄ１ｘ，Ｌｄ２，Ｌｄ２ｘの抵抗が、複数のクロック間でほぼ等しく設定されている。 - 特許庁

Then, a control section 261 compares the current time clocked by a clock 280 with the set on timer time, to determine whether both agree (step 601).例文帳に追加

次に、制御部２６１は、時計２８０で計時されている現在時刻と、設定されたオンタイマー時刻の比較を行い、両者が一致するか否かを判定する（ステップ６０１）。 - 特許庁

The processor can generate and control a substantially larger timing signal in resolution than a processor clock period by a DLL and a related set/reset circuit.例文帳に追加

ＤＬＬ及び関連するセット／リセット回路により、プロセッサは分解能がプロセッサ・クロック周期よりも実質的に大きいタイミング信号を発生し制御することができる。 - 特許庁

When all the laser diodes 1-8 normally emit light, the number of revolutions of a polygon mirror, a pixel clock frequency and a system speed are set at predetermined initial values.例文帳に追加

全てのレーザダイオード１〜８が正常に発光している場合、ポリゴンミラー回転数、画素クロック周波数及びシステムスピードは所定の初期値に設定されている。 - 特許庁

In addition, as the transmission/reception period, a period such as a vertical blanking period or a display stop period, without an influence on display by fluctuation of a clock frequency, is set.例文帳に追加

また、送受信期間としては、垂直ブランキング期間や表示停止期間といったクロック周波数のゆらぎによる表示への影響がない期間を設定する。 - 特許庁

For example, for a CD-ROM, when an audio CD is mounted, the system clock frequency is set to be smaller compared to the case that a program CD is mounted.例文帳に追加

例えば、ＣＤ−ＲＯＭでもオーディオＣＤが装着された場合にはプログラムＣＤが装着された場合に比べてシステムクロック周波数を小さく設定する。 - 特許庁

To provide an alarm clock for accurately pointing to an alarm set scale in increments of ten minutes and an alarm set scale in increments of five minutes regardless of a step-moving aiming hand and for setting alarm time rapidly.例文帳に追加

ステップ運針する目安針でありながら１０分刻み目覚しセット目盛と５分刻み目覚しセット目盛を、正確に指すことができ、また、迅速に目覚し時刻をセットすることができる目覚し時計を提供することにある。 - 特許庁

When its communication with a base station which is set to be portable is ensured to be a state capable of communicating by radio with a first base station 12 in a first time zone 28, an internal clock is set to the CLT of the base station.例文帳に追加

他の第一のタイムゾーン２８における他の第一基地局１２と無線にて通信状態となるために携帯可能に設定する基地局との通信が確保されたときに内部クロックを上記基地局のＣＬＴに合わせる。 - 特許庁

The central control part 2 reads a telephone ringer set group 8a from a storage part 3 based on the information of a group information memory 33 in the storage part 3 and a clock 4, and operates a time-division switch 6 and a telephone set interface part 7.例文帳に追加

中央制御部２は記憶部３内のグループ情報メモリー３３と時計４の情報をもとに、鳴動する電話機グループ８ａを記憶部３から読み出し、時分割スイッチ６と電話機インタフェース部７を操作する。 - 特許庁

The present invention comprises: a counter unit which receives an external clock and a delay locked loop clock and starts counting the number of toggles of each of the clocks from a set value; and a comparison control unit which compares the external clock count value with the delay locked loop count value in response to an on-die termination instruction signal and controls the operation of on-die termination in accordance with the values.例文帳に追加

外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部とを備える。 - 特許庁

Furthermore, in the came of changing the frequency, a flip-flop 15 of a system clock stop circuit 14 is reset to allow an OR gate 16 to supply a system clock to a frequency revision circuit 9, and a discrimination section 11 uses an operation end signal to set the flip-flop 15 so as to interrupts transmission of the system clock to the frequency revision circuit 9.例文帳に追加

また、周波数を変更しようとするときにシステムクロック停止回路１４のフリップフロップ１５をリセットし、オアゲート１６から周波数変更回路９にシステムクロックを供給し、判定部１１からの動作終了信号によってフリップフロップ１５をセットして、システムクロックの周波数変更回路９への伝達を遮断する。 - 特許庁

When the CPU 41 operates on a clock signal of low frequency and the CPU in the module 2 is stopped, a starting part 52c controls the adjusting part in the module 2 to set the frequency of the clock signal to a low frequency, supplies the clock signal of low frequency to the CPU in the module 2, and causes the CPU to perform the same process as the CPU 41.例文帳に追加

起動部５２ｃは、ＣＰＵ４１が低周波数のクロック信号で動作し、かつ、モジュール２内のＣＰＵが停止している場合、モジュール２内の調整部を制御して、クロック信号の周波数を低周波数に設定してモジュール２内のＣＰＵに低周波数のクロック信号を供給し、そのＣＰＵにＣＰＵ４１と同一処理を行わせる。 - 特許庁

The wireless communication data monitor can capture bit data and a bit clock from a base station 21 or a mobile station 22, sample the bit data based on the bit clock, and extract layer 1 data, and also can set a parameter for decoding layer 2 data for every slot.例文帳に追加

基地局２１又は移動局２２からビットデータ及びビットクロックを取り込み、ビットクロックに基づいてビットデータのサンプリング及びレイヤ１データの抽出を行い、またスロット毎にレイヤ２データの復号のためのパラメータ設定をすることのできる無線通信データモニタである。 - 特許庁

The control section 32 measures the lapse time, for example by executing counting operation with the clock signals generated by a main clock section 31 as the reference, and corrects the counted value for measuring the current time by an offset value which is set based on the LRCK signal.例文帳に追加

制御部３２は、メインクロック部３１により生成されたクロック信号を基準としたカウント動作を実行するなどして経過時間を計測し、現在時刻を計測するためのカウント値を、ＬＲＣＫ信号に基づいて設定されるオフセット値により補正する。 - 特許庁

To provide a frequency deviation monitoring device that monitors a fault in frequency deviation to be supervised in the shortest time at all times when supervising an input clock signal as to whether or not it is deviated from a reference clock signal by a set frequency deviation.例文帳に追加

基準クロック信号に対して入力クロック信号が、設定したある周波数偏差よりずれていることを監視するのに、監視する周波数偏差において常に最短時間で周波数偏差異常を監視する周波数偏差監視装置を得る。 - 特許庁

The phase setting circuit 10 is designed to supply a base clock to a first circuit block BL1 as a clock A, and to set the amount of the phase shift (delay time) of respective clocks B, C, D based on voltages to be respectively supplied to external input terminals A, B, C.例文帳に追加

位相設定回路１０は、ベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給し、各外部入力端子Ａ，Ｂ，Ｃに供給される各電圧に基づいて各クロックＢ，Ｃ，Ｄの位相ずれ量（遅延時間）をそれぞれ設定する。 - 特許庁

The predetermined time is set to the sum of the delay time of the first delay circuit 13 of a phase synchronization loop for generating a clock CLK for identifying and reproducing timing by the D flip-flop 12 of a clock/data-reproducing circuit 22 and the delay time of a second delay circuit 14.例文帳に追加

前記所定時間は、前記クロック・データ再生回路２２のＤフリップフロップ１２による識別再生タイミング用のクロックＣＬＫを生成する位相同期ループの第１の遅延回路１３の遅延時間と第２の遅延回路１４の遅延時間との和に設定する。 - 特許庁

In a mobile communication device that performs intermittent reception control using an oscillator 1 oscillating a clock signal of oscillation frequency lower than the frequency of a main clock signal and a timer set value, a temperature detection unit 3 detects an ambient temperature of the oscillator 1.例文帳に追加

主クロック信号の周波数よりも低い発振周波数でクロック信号を発振する発振器１とタイマ設定値とを用いて間欠受信制御を行う移動通信装置において、温度検出部３は、発振器１の周囲温度を検出する。 - 特許庁

The frequency of a sampling clock ADC_CLK of a delta sigma AD converter 16 is set to be higher than the frequency of an amplifier clock AMP_CLK of a charge amplifier 14 so as to shorten the data update rate of N-bit digital data AD_OUT output from the delta sigma AD converter 16.例文帳に追加

デルタシグマ型ＡＤ変換器１６から出力されるＮビットのデジタルデータAD_OUTのデータ更新レートを短縮するために、デルタシグマ型ＡＤ変換器１６のサンプリング・クロックADC_CLKの周波数は、電荷増幅器１４のアンプ・クロックAMP_CLKの周波数より高く設定される。 - 特許庁

When the standby mode is set by a mode signal MD coming from the CPU 50, FFs 12, 25 are reset to stop a high-speed clock source 13 while low-speed clocks LCK are selected by a selection signal SL and supplied to the CPU 50 as clock signals CLK.例文帳に追加

ＣＰＵ５０からのモード信号ＭＤで待機モードが設定されると、ＦＦ１２，２５がリセットされ、高速クロック源１３が停止されると共に、選択信号ＳＬで低速クロックＬＣＫが選択されてクロック信号ＣＬＫとしてＣＰＵ５０に供給される。 - 特許庁

When an MCU is in a standby mode, a power control dedicated pin 4 is kept at a high level, an outer pin 5 and a clock control resistor 7 are connected together through the intermediary of a multiplexer 6, control pulse signals of high level are inputted into a control register 7 through an outer pin 5 to set the clock control register 7.例文帳に追加

ＭＣＵのスタンバイモード時、パワー制御専用ピンをハイレベルとして外部ピンとクロック制御レジスタをマルチプレクサを介して接続した後、外部ピンからハイレベルの制御パルス信号をクロック制御レジスタに入力して、クロック制御レジスタをセットする。 - 特許庁

The length of the groove width change part 17 in a track direction is set to more than about 1/2 of the groove width of the first groove 13 of a clock area 11 to reduce the amount of reflected light from the groove width change part 17, and thus a signal unnecessary for clock signal generation is suppressed.例文帳に追加

そして、溝幅変化部１７のトラック方向の長さを、クロック領域１１の第１溝１３の溝幅の約１／２以上にすることにより、溝幅変化部１７からの反射光量を減少させ、クロック信号の生成に不要な信号を抑制する。 - 特許庁

To determine the offset data, the test data can be written to the test track with a write clock calibration delay set to zero, the test data can then be read from the test track and the first difference can be subtracted from the second difference to determine the offset value for the write clock calibration delay.例文帳に追加

オフセット値を決定するには、書込みクロック較正遅延を０に設定してテスト・データをテスト・トラックに書き込み、次いで、テスト・データをテスト・トラックから読み取り、第２の差から第１の差を引いて、書込みクロック較正遅延のオフセット値を決定すればよい。 - 特許庁

To solve the following problem of hold time verification between registers: variation of a clock delay time is set as a design margin from a statistical delay error of simulation and an actual device, and clock delay becomes large to increase the design margin or design man-hours, and a chip size.例文帳に追加

レジスタ間のホールドタイム検証において、クロック遅延時間のばらつきをシミュレーションと実デバイスとの統計的な遅延誤差から設計マージンとして設定しているが、クロック遅延が大きくなり、設計マージンや設計工数及びチップサイズが増大するのを解決する。 - 特許庁

A printing means 3 prints clock-in and clock-out information sequentially by starting a new line for each set of entrance and exit while confirming identity of card identification information 1a given to the time card 1 by a control means 4, and records it to a recording means 5.例文帳に追加

制御手段４によりタイムタイムカード１に付したカード識別情報１ａの同一性を確認しつつ、印字手段３に１組の入退場毎に印字行を代えて順次出退勤情報を印字させると共に、記録手段５に記録する。 - 特許庁

The operation clock of the DRAM block 14 is set at a frequency higher than a system clock of the logic circuits 11, 12, and 20-bit output D1, D2 of the logic circuits 11, 12 are serial/parallel-converted to 60-bit data DI, and are written in the DRAM block 14.例文帳に追加

ＤＲＡＭブロック１４の動作クロックは論理回路１１，１２のシステムクロックよりも高い周波数に設定されており、論理回路１１，１２の２０ビット出力Ｄ１，Ｄ２は、６０ビットデータＤＩにシリアル／パラレル変換されてＤＲＡＭブロック１４に書き込まれる。 - 特許庁

When a tape cassette loaded into a tape streamer drive is detected, the length of a page and a clock frequency on the tape streamer drive are respectively set to the lowermost values first of all, and the maximum clock frequency and the maximum write cycle are detected (S001-S003) by accessing the MIC.例文帳に追加

テープストリーマドライブに対してテープカセットが装填されたことを検出すると、まず当該テープストリーマドライブにおけるページ長、クロック周波数を最低値に設定して、ＭＩＣにアクセスしてマキシマム・クロック・フリーケンシーとマキシマム・ライト・サイクルを検出する（Ｓ００１〜Ｓ００３）。 - 特許庁

A tentative FF 1 receives an output (b) resulting from ANDing a tentative hold signal ERR, and the inverted clock signal (c) at an AND gate 3 at its set terminal, an 'L' level at its data input terminal and an output (d) of the FF 5 at its clock terminal respectively.例文帳に追加

仮保持用ＦＦ１のセット端子には、仮保持信号ＥＲＲと反転クロック信号ｃとをＡＮＤゲート３にて演算した結果の出力ｂが、データ入力端子には“Ｌ”が、クロック端子にはＦＦ５の出力ｄがそれぞれ入力される。 - 特許庁

When the recording data of a mark length which is the integral multiple of a recording channel clock cycle T is recorded, a set of a rear part heating pulse and a rear part cooling pulse is increased every time the mark length of the recording data is doubled with respect to the recording channel clock cycle T.例文帳に追加

この発明は、記録チャンネルクロック周期Ｔの整数倍のマーク長の記録データを記録する場合に、記録データのマーク長が前記記録チャンネルクロック周期Ｔに対して２倍増える毎に、後部加熱パルスと後部冷却パルスを１組増やすものである。 - 特許庁

If receiving a temperature abnormality signal under the situation where the CPU 41 operates on a clock signal of the reference frequency and a CPU in a module 2 is stopped, a setting part 52b controls an adjusting part 42 to set the frequency of the clock signal to a low frequency.例文帳に追加

設定部５２ｂは、ＣＰＵ４１が基準周波数のクロック信号で動作し、かつ、モジュール２内のＣＰＵが停止している状況下で温度異常信号を受け付けると、調整部４２を制御してクロック信号の周波数を低周波数に設定する。 - 特許庁

The data receiving apparatus 12 samples the test data using an internal clock with a system clock multiplied by two or more times and fetches the data into a capture circuit 23 system, and in a data fetch timing control section 24, optimal data fetch timing is selected from the fetched data and set.例文帳に追加

データ受信装置１２は、システムクロックを数倍に逓倍した内部クロックによりテストデータをサンプリングしてキャプチャ回路２３に取り込み、データ取り込みタイミング制御部２４において上記取り込みデータから最適のデータ取り込みタイミングを選択して設定する。 - 特許庁

When the rotational speed of the rotor 15 is faster than a reference speed set based on the set speed, based on a motor pulse signal and a clock signal generated by a clock signal generator 31, a delay pulse signal, which is delayed in phase relative to the motor pulse signal, is transmitted from a motor pulse recognition part 30 in a delay pulse generator 32.例文帳に追加

回転子１５の回転速度が設定速度を基準として設定された基準速度よりも速い場合は、遅延パルス生成部３２において、モータパルス認識部３０からモータパルス信号とクロック信号生成部３１で生成されたクロック信号とに基づき、モータパルス信号に対して位相が遅れた遅延パルス信号が発信される。 - 特許庁

The host computer or the like has a flag acquisition means for acquiring the flag content, and a command issuance means for issuing the command to set the internal clock of the image forming apparatus according to a clock set in advance in the host computer or the like if the flag content acquired by the flag acquisition means indicates an invalid state.例文帳に追加

前記ホストコンピュータ等は、前記フラグの内容を取得するためのフラグ取得手段、前記フラグ取得手段で取得した前記フラグの内容が無効を示すとき、前記ホストコンピュータ等に予め設定されている時計に基づいて前記画像形成装置内部の時計を設定するための前記コマンドを発行するコマンド発行手段を有する。 - 特許庁

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM.例文帳に追加

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。 - 特許庁