「set clock」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The multiphase clock generator includes a delay locked loop having a frequency divider for outputting a N-divided clock to a first set of M voltage-controlled delay cells within a feedback loop, and further includes an identical set of M voltage controlled delay cells outside the feedback loop for delaying the undivided clock and for outputting the M multiphase clocks.例文帳に追加

Ｎで分周されたクロックを、フィードバックループ内のＭ個の電圧制御される第１遅延素子に出力するための周波数分周器を有する遅延同期ループを備え、分周されていないクロックを遅延させて、Ｍ個の多重位相クロックを出力するために、フィードバックループの外部に同じＭ個の電圧制御される遅延素子を更に備える多重位相クロック発生器。 - 特許庁

To exactly set an internal clock of a parking fee adjustment machine based on time information to be provided from the outside even when a receiving state of an atomic clock is poor due to an installation place or surrounding environment, or even at a small parking lot, and to exactly set the internal clock of the parking fee adjustment machine by hardly modifying the existing parking fee adjustment machine.例文帳に追加

設置場所や周囲の環境により電波時計の受信状態が悪く、または小さな駐車場においても、外部から提供される時刻情報に基づいて駐車料金精算機の内部時計を正確に設定でき、または、既存の駐車料金精算機をほとんど改造することなく、駐車料金精算機の内部時計を正確に設定できるようにする。 - 特許庁

To provide a clock generation circuit with a small circuit scale, which generates, when the discretely set highest operation frequency of a circuit to be controlled is not a natural number multiple of the frequency of a reference clock, a clock of a frequency not exceeding the highest operation frequency and close to the highest operation frequency by use of the reference clock.例文帳に追加

離散的に設定された被制御回路の最高動作周波数が基準クロックの周波数の自然数倍でない場合に、基準クロックを用いて、最高動作周波数を超えず、かつ、最高動作周波数に近い周波数のクロックを生成する、回路規模が小さいクロック発生回路およびそれを備えた信号処理装置を提供することを目的とする。 - 特許庁

The voice receiving device 8 carries out flow control by the FIFO flow control amplitude of a setting value for an output clock 28 when it outputs voice data stored in a FIFO 27 synchronously with the output clock 28, and the value of the FIFO flow control amplitude is set variable according to the precision of a transmitting side clock 17 and the precision of a receiving side clock 23.例文帳に追加

ＦＩＦＯ２７に蓄積された音声データを出力クロック２８に同期して出力する際に、前記出力クロック２８に対して、設定された値のＦＩＦＯフロー制御振幅によるフロー制御を行う音声受信装置８であって、ＦＩＦＯフロー制御振幅の値が、送信側クロック１７の精度と受信側クロック２３の精度とに応じて変更可能に設定されること。 - 特許庁

Before an actuation signal is supplied from a third control circuit 128 to the first control circuit 120, a control signal for making a clock signal output from the clock signal generating circuit 122 into the reference clock signal of clock frequency allowing the polygon motor 110 to rotate at a previously set rotational frequency is supplied from the third control circuit 128 to the second control circuit 124.例文帳に追加

第３の制御回路１２８から起動信号を第１の制御回路１２０に供給する前にクロック信号発生回路１２２から出力されるクロック信号をポリゴンモータ１１０が予め設定された回転数となるクロック周波数の基準クロック信号にするための制御信号を当該第３の制御回路１２８から第２の制御回路１２４に供給する。 - 特許庁

A clock CLK2 is generated by executing mask processing to a clock CLK3 in a mask processing part 106 to be set at a frequency in accordance with a data volume of the imaging data per channel output from the rearrangement part 105.例文帳に追加

並び替え部１０５から出力されるチャンネル当たりの撮像データのデータ量に応じた周波数となるようにマスク処理部１０６においてクロックＣＬＫ３に対するマスク処理がなされてクロックＣＬＫ２が生成される。 - 特許庁

On the other hand, when the load data LDA set to the final stage flip-flop FFn of the counter A1 is at a low level, the timing correction and adjustment circuit Z delays the load clock LC by a prescribed time, doubles its pulse width and supplies the first half of the resulting clock to the counter B1.例文帳に追加

これに対し、最後段フリップフロップＦＦｎのロードデータＬＤAが“Ｌ”レベルのときは、タイミング補整回路ＺはロードクロックＬＣを所定時間遅延させ、かつ、パルス幅を２倍にした前半分をカウンタＢ１側へ供給する。 - 特許庁

As a result, the corresponding slew rate is set as changing from the first reference voltage 151 to the second reference voltage 152 to the unit time duration ΔT which is the difference of the periods of the first clock 118 and the second clock 119.例文帳に追加

結果、第１のクロック１１８と第２のクロック１１９の周期の差分である単位時間ΔＴに第１の参照電圧１５１から第２の参照電圧１５２まで変化するのに対応するスルーレートが設定される。 - 特許庁

A trimming is performed by measuring a clock signal CLK when a variable resistance circuit 72 in a clock signal generating circuit 70 is set to a prescribed resistance value on design and determining variation from the designed value of a resistance value.例文帳に追加

クロック信号発生回路７０内の可変抵抗回路７２を、設計上の所定の抵抗値に設定した場合のクロック信号ＣＬＫを計測することにより、抵抗値の設計値からのバラツキを判定し、トリミングを行なう。 - 特許庁

To set an optimum weight number in each clock frequency matched to a necessary memory access time between a CPU and a memory in order to reduce the power consumption by changing the clock frequency of a microcomputer for a lower power consumption.例文帳に追加

低消費電力のため、マイコンのクロック周波数を変化させて消費電力を低減させるに、ＣＰＵとメモリとの間に必要なメモリアクセス時間に対応した各クロック周波数での最適なウエイト数を設定する。 - 特許庁

The external clock unit 3 then receives the operation mode signal and when detecting that the microcomputer unit 2 is set to the low power consumption operation mode, stops outputting the clock signal to the microcomputer unit 2 to shift to the low power consumption operation mode.例文帳に追加

そして、外部クロック部３は、その動作モード信号を受信し、マイコン部２が低消費電力動作モードに設定されたことを検出すると、マイコン部２へのクロック信号の出力を停止し、低消費電力動作モードに移行する。 - 特許庁

When a test instruction signal is inputted to a test mode terminal TT, an output from a selector SE2 is set up as the pass number of a pass number register group REP1, its clock pass is selected by the selector SE1 and a memory clock MC is supplied to an SDRAM 2.例文帳に追加

テスト指示信号がテストモード端子ＴTへ入力されたときは、セレクタＳＥ2の出力をパス番号レジスタ群ＲＥP1のパス番号とし、そのクロックパスをセレクタＳＥ1に選択させてメモリクロックＭＣをＳＤＲＡＭ２へ供給する。 - 特許庁

When the reduction processing is conducted, whether or not it is possible to fix the reduction rate at print is discriminated (ST3), and when the fixed reduction rate is impossible, the clock rate of the video transfer clock is set to 100% without the reduction processing (ST5).例文帳に追加

縮小処理が行われた場合は、プリント時の縮小率の固定化が可能かどうか判定し（ＳＴ３）、不可能な場合は、縮小処理をせずにビデオ転送クロックを１００％のクロックレートに設定する（ＳＴ５）。 - 特許庁

The integrated circuit directly controls the opening/closing of the clock control circuits 4-9 by use of interrupt effective control making the interrupt set in the peripheral circuit block effective, or specifies the one group among the clock opening/closing control settings.例文帳に追加

さらに、周辺回路ブロックに設定された割り込みを有効化する割り込み有効制御を用いて、直接クロック制御回路４〜９を開閉制御し、あるいはクロック開閉制御設定の１つのグループを指定する。 - 特許庁

After the energy conservation mode is set by a serial data output signal SOD, the supply of a clock SCK is stopped, and when releasing the energy conservation mode, after the supply of the clock SCK is started, the energy conservation mode is released by serial data.例文帳に追加

シリアルデータ出力信号ＳＯＤで省エネルギーモードをセットした後でクロックＳＣＫの供給を停止すると共に、省エネルギーモードの解除では、クロックＳＣＫの供給を開始した後にシリアルデータで省エネルギーモードを解除する。 - 特許庁

The divider calculates the dividing ratio set into the first frequency divider, so that the output signal from the first frequency divider becomes a clock signal with a predetermined frequency.例文帳に追加

割り算器は、第一分周器からの出力信号が、所定周波数のクロック信号となるよう第一分周器に設定する分周比を演算する。 - 特許庁

This electronic clock device 1 includes the temperature correction table 15 for storing the correction value or ambient temperature set by a correction value setting section 14 based on time and date.例文帳に追加

電子時計装置１は、補正値設定部１４で設定される補正値又は周囲温度を日時に基づいて記憶する温度補正テーブル１５を備える。 - 特許庁

The extraction trigger is set in each of the selection trigger clocks, on the basis of timing relation that ought to output the double clocks between the plurality of the clock domains.例文帳に追加

抽出トリガは、複数のクロックドメイン間においてダブルクロックを出力するべきタイミング関係に基づいて選択トリガクロックの各々に設定される。 - 特許庁

At the time the external signal is activated, when the clock signal is not detected during a predetermined period by the detection circuit, the power-down information is set in the mode register.例文帳に追加

外部信号が活性化されたときに、検出回路がクロック信号を所定期間検出しないときには、モードレジスタにパワーダウン情報を設定する。 - 特許庁

Also, a lower limit threshold B is set, and in the case that the stored data amount becomes small exceeding the lower limit threshold, the frequency of the reference clock of the reception side equipment is lowered.例文帳に追加

また、下限閾値Ｂが設定されており、格納データ量が下限閾値を超えて少なくなった場合、受信側機器の基準クロックの周波数を下げる。 - 特許庁

In the transmission control unit, a transmission scheme predefined to deal with a clock accuracy drop is set as the abnormal time transmission mode.例文帳に追加

前記送信制御部には、時刻精度低下に対処するために予め決められた送信方式が前記異常時送信モードとして設定されている。 - 特許庁

When a third clock is completed, the chip selection of the AFE 42 is changed from a low level to a high level and the output of the AFE 42 is set to be in high impedance.例文帳に追加

第３のクロックが終了すると、ＡＦＥ４２のチップセレクトがローからハイに変更され、ＡＦＥ４２の出力は、ハイインピーダンスに設定される。 - 特許庁

To provide a microprocessor decoding a 32 bit length instruction in one clock in a 16 bit instruction set architecture provided with the 32 bit length instruction.例文帳に追加

３２ビット長命令を持つ１６ビット命令セットアーキテクチャにおいて、３２ビット長命令を１クロックでデコードすることができるマイクロプロセッサを提供する。 - 特許庁

A selector 103 outputs one of the oscillation clocks CK0, CK1, ..., CKn-1 as a select clock based on a set value SET1.例文帳に追加

セレクタ１０３は、設定値ＳＥＴ１に基づいて発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１のいずれか１つを選択クロックＣＫＳＥＬとして出力する。 - 特許庁

In an address generation circuit 11, clock signals ck are counted, and outputs addresses a11 in an order set at random on the basis of the counted value.例文帳に追加

アドレス発生回路１１でクロック信号ｃｋがカウントされ、カウント値に基づいてアドレスａ１１が無秩序に設定された順序で出力される。 - 特許庁

In most Gentoo Linux installations, your hardware clock is set to UTC (or GMT, Greenwich Mean Time) and then your timezone is taken into account to determine the actual, local time.例文帳に追加

ほとんどのGentooLinuxのインストールでは、システムクロックがUTC(もしくはグリニッジ標準時のGMT)に設定されていて、正しいローカルタイムに設定しようとしています。 - Gentoo Linux

When a low power consumption mode is set to the microcomputer 1 here, the output of the system clock from the circuit 2 is stopped to stop them.例文帳に追加

ここで、マイクロコンピュータ１に低消費電力モードが設定された場合は、第１の発振回路２からのシステムクロックの出力が停止してこれらが停止する。 - 特許庁

Then, a setting signal SEREN which is another clock is set to a high level to transfer and store the odd-number data in flip-flops F21, F23, ..., F2[n-1].例文帳に追加

その後、別のクロックである設定信号ＳＥＲＥＮをハイレベルにして奇数番目のデータをフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]に転送して格納する。 - 特許庁

To suppress malfunction due to external noise etc., by adjusting a difference in delay time between a data and a clock signal and giving margins to a set-up time and a hold time.例文帳に追加

データとクロック信号との遅延時間の差を調整し、セットアップ時間とホールド時間に余裕を持たせて、外来ノイズなどによる誤動作を抑制する。 - 特許庁

A memory 25 for storing the frequencies and the time set by the setting means 21 and 22 and a clock circuit 24 which clocks the present time are provided.例文帳に追加

この設定手段２１、２２の設定した周波数および時刻を記憶するためのメモリ２５と、現在時刻を計時する時計回路２４とを設ける。 - 特許庁

When information of an absolute time is inputted thereto from an external device 200, a controller 120 corrects the clock 130 to set the inner time according to the absolute time.例文帳に追加

外部装置２００から絶対時刻の情報が来ると、コントローラ１２０はクロック１３０修正して内部時刻を絶対時刻に一致させる。 - 特許庁

Also, when 'normal saving' is set, data '1000' are written in the register 10, and a power is supplied only to the clock generating circuit 1.例文帳に追加

また、「普通に節約」が設定された場合は、レジスタ１０にデータ”１０００”が書き込まれ、これにより、クロック発生回路１のみへ電源が供給される。 - 特許庁

To freely set a power saving status for each block by stopping or resuming the supply of a clock signal to a portion of a memory module to be blocked.例文帳に追加

ブロック化されるメモリモジュールの一部へのクロック信号の供給を停止したり、再開したりしてブロック毎に節電状態を自在に設定できる。 - 特許庁

To provide a television receiver an output element of which is not brought into destruction even when a clock frequency division register is wrongly set.例文帳に追加

クロック分周用レジスタに誤った設定がなされた場合であっても出力素子を破壊に至らしめないテレビジョン受像機を提供することを目的とする。 - 特許庁

The reception operation of the PHS terminal equipment 8 and the calling operation of the center 2 at 6:00:00 are synchronized, the communication is performed, and the clock time is set (21 and 25).例文帳に追加

６：００：００のＰＨＳ端末機８の受信動作とセンタ２の呼出動作が同期しており、通信を行い、時計の時刻合わせを行う（２１、２５）。 - 特許庁

The autonomous power supply device 470 has the actual time clock and a voltage detector, and supplies a power source to the whole device 400, only when both devices are set in the ON-state.例文帳に追加

自立電源装置４７０は、実時間時計と電圧検知器を持ち、両者がオンになった時にのみ、装置４００全体に電源を供給する。 - 特許庁

The modulation width of the spread spectrum clock for each electronic device is switched and is set by an operation mode of each electronic device, constituting the electronic apparatus.例文帳に追加

電子機器を構成する各々の電子デバイスの動作モードによって、各々の電子デバイス用のスペクトラム拡散クロックの変調幅を切換設定する。 - 特許庁

When S0 is changed to high but S1 is still low, a voltage modulation clock SS0 is set to be higher than the threshold of the inverter INV1.例文帳に追加

Ｓ０がハイに転じ、Ｓ１が未だローであるとき、電圧変調クロックＳＳ０は、インバータＩＮＶ２のしきい値より高くなるように設定されている。 - 特許庁

The clock for driving the phase modulation of the transmitter 10 can be set to the correct timing by determining the most suitable timing from recorded data.例文帳に追加

記録したデータから最適タイミングを決定することによって、送信器１０の位相変調を駆動するクロックが正しいタイミングに設定することができる。 - 特許庁

Therefore, the output terminal Q is set to L level on a timing of clock signal transmission after completion of unloading even if the PC card 102 is inserted during the unloading.例文帳に追加

従って、アンロード中にＰＣカード１０２が挿入されてもアンロード終了後のクロック信号送出タイミングで出力端子ＱをＬレベルにする。 - 特許庁

Besides, after thick wiring of power supply or clock is located, the metal density rules are checked, a wiring inhibition area is set and other wiring is performed.例文帳に追加

また、電源やクロックなどの太い配線を配置した後にメタル密度ルールチェックを行い、配線禁止領域を設定し、他の配線を行うようにする。 - 特許庁

When the enable signal is shifted from the logic L to the logic H, a clock is output from an output terminal X, with its stopped level set as a restarting point.例文帳に追加

イネーブル信号が論理Ｌから論理Ｈに遷移すると、その停止していたレベルを再起点として出力端子Ｘからクロックが出力される。 - 特許庁

Strictly speaking, in the Edo period, the length of day and night was not changed everyday, but changed every 15 days, so the clock device was set to it. 例文帳に追加

なお厳密には、江戸時代においては毎日昼と夜の長さを変えていた訳でなく、15日毎の変更になっていたので、時計の仕掛けもそれに合わせられた。 - Wikipedia日英京都関連文書対訳コーパス

When the time signal is detected, the time of a correcting timer (second timer) 22 is set to match the detected time signal while an internal clock (first timer) 21 is left intact.例文帳に追加

時報検出時には、補正用タイマ（第２タイマ）２２の時刻を検出された時報に合わせて設定し、内部時計（第１タイマ）２１はそのままとする。 - 特許庁

A user gate part 99 outputs an operation start signal K to set on a switch 75, which in turn causes a TCXO 91 to output a clock ck.例文帳に追加

ユーザゲート部９９から動作開始信号Ｋが出力され、スイッチ７５がオン状態となってＴＣＸＯ９１からクロックｃｋが出力される。 - 特許庁