「set clock」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

When a time reaches a start time set through a notice from a time control section 16, a clock 15 instructs a VRRP control section 14 to change the VRRP priority value to the VRRP priority value set by the time control section 16.例文帳に追加

時計１５は時刻制御部１６から通知されて設定した開始時刻になると、ＶＲＲＰプライオリティ値を時刻制御部１６にて設定されたＶＲＲＰプライオリティ値に変更するようにＶＲＲＰ制御部１４に指示を行う。 - 特許庁

Since the coordinate reader can calculate the cycles T1, T2 by measuring them by a system clock and the attributes of the pen are detected at least with over one cycle of the system clock as difference of the cycle T1, considerable number of attributes are set.例文帳に追加

座標読取装置は、周期Ｔ１，Ｔ２をシステムクロックにより計測して求めることができるため、周期Ｔ１の差としては、少なくともシステムクロックの１周期以上あれば、ペンの属性を検出することができるので、非常の多くの属性を設定することができる。 - 特許庁

This controller is constituted of a CPU 10, a temperature controller 20 for detecting the temperature of the CPU or the neighboring area, and for outputting a trigger signal when the detected temperature is matched with any of two trigger temperatures set at two points, and a clock frequency generating circuit 30 for outputting a clock signal to the CPU.例文帳に追加

この装置を、ＣＰＵ10と、ＣＰＵまたはその近傍の温度を検出し、検出温度が、設定された二点のトリガー温度のいずれかに一致したときトリガー信号を出力する温度コントローラ20と、ＣＰＵにクロック信号を出力するクロック周波数発生回路30とで構成する。 - 特許庁

The 8-bit data obtained by binary encoding of the clock number of the application period of a display signal voltage to each signal line Ls in one horizontal scanning period calculated on the basis of the frequency of the data clock CLK is set in an internal register HGRES of a control circuit 23 in accordance with the external input.例文帳に追加

コントロール回路２３の内部レジスタＨＧＲＥＳに、データクロックＣＬＫの周波数ｆを基に算出された、１水平走査期間における各信号ラインＬｓへの表示信号電圧の印加期間のクロック数を２進数化した８ビットデータが外部入力に従って設定される。 - 特許庁

To provide an on-board rewriting device which can executes a loader program fast and shorten a rewriting time by switching the execution clock of a CPU to an externally supplied high-speed clock when the on-board rewriting of a nonvolatile memory built-in microcontroller mounted on a set is performed.例文帳に追加

セットに実装された不揮発性メモリ内蔵マイクロコントローラのオンボード書き換え時にCPUの実行クロックを外部から供給する高速クロックに切り替えることにより、高速にローダプログラムを実行し、書き換え時間を短縮することのできるオンボード書き換え装置を提供する。 - 特許庁

Thereby, since wavelength of transmitted radio waves by the ground radio device 20 can be set suitable for the railroad vehicle, the time is certainly corrected in comparison with the case of directly correcting the time of the clock of the vehicle based on the time information on a radio clock and a GPS.例文帳に追加

これにより、地上無線装置２０による送信電波の波長を鉄道車両に適したものとすることが可能となるので、電波時計やＧＰＳの時刻情報に基づいて直接的に車両の時計の時刻を補正する場合に比べて、確実に時刻を補正することができる。 - 特許庁

The liquid crystal control CPU 501 instructs the clock generator 505 to change a clock frequency to a second frequency F2 from a first frequency F1 when a drawn result obtained in accordance with a prize winning of a play ball satisfies a previously set prescribed condition.例文帳に追加

液晶制御ＣＰＵ５０１は、遊技球の入賞に応じて行われる抽選結果が、予め設定された所定条件を満たす場合に、クロックジェネレータ５０５に対して、第１周波数Ｆ１から第２周波数Ｆ２にクロック周波数を変更する旨の指示を行う。 - 特許庁

By a control means 24, when the disk set in the optical disk reproducing device 100 is judged as it is not the DVD video disk 30 based on the control information inputted from an optical pickup 1, a logic (1) is outputted as a picture clock selecting signal 25 and an audio clock selecting signal 26.例文帳に追加

制御手段２４は、光ピックアップ１から入力した管理情報に基づいて、光ディスク再生装置１００にセットされたディスクがＤＶＤビデオディスク３０でないと判断すると、画像クロック選択信号２５および音声クロック選択信号２６として論理「１」を出力する。 - 特許庁

The number of clocks necessary to the processing stage of each instruction is set to each instruction, a clock generation circuit 17 generates a clock signal CLK in accordance with a stage needing the longest time among a series of instructions that are subjected to pipeline processing on the basis of the number of clocks supplied from an instruction decoder 15.例文帳に追加

各命令に、各命令の処理ステージに必要なクロック数を設定し、クロック生成回路１７は、命令デコーダ１５から供給される前記クロック数に基づいて、パイプライン処理される一連の命令のうち、最長の時間を要するステージに応じてクロック信号ＣＬＫを発生する。 - 特許庁

Then, each function module including a starting point and a terminal point of a path and the clock supply region to which the function module belongs are distinguished, and the CS budget value associated with the CT branch point for the pair of the clock supply regions is set to the path (S508).例文帳に追加

そして、パスの始点・終点を含む各機能モジュールと、当該機能モジュールが所属する当該クロック供給領域とを判別し、当該クロック供給領域の対についてのＣＴ分岐点に対応付けられるＣＳ予算値を、当該パスに設定する（Ｓ５０８）。 - 特許庁

To provide a semiconductor device and a communication method, wherein even when flexibility in clock frequencies to be set by respective function block is large and clock skew between blocks is large, communication between the functional blocks of which the operation is conclusive, its communication latency being small and reliability being high can be obtained.例文帳に追加

各機能ブロックが設定できるクロック周波数の自由度が大きく、クロック間のクロックスキューが大きい場合でも、動作が決定的で、通信レイテンシが小さく、信頼性の高い、機能ブロック間の通信が可能な半導体装置及び通信方法を提供すること。 - 特許庁

Prescribed erroneous read prevention time is set beforehand, and when the time after the OFF of input to the control part of the output of the card detection sensor 2 until the ON of the next input is longer than the erroneous read prevention time, the control part 4 controls the clock transmission circuit 3 and the clock is transmitted.例文帳に追加

予め所定の誤読防止時間を設定しておき、誤読防止時間に比べてカード検出センサ２の出力の制御部への入力のオフから次の入力のオンまでの時間が長いときに、制御部４がクロック送信回路３を制御してクロックを送信する。 - 特許庁

To provide a technology which eliminates the need for altering the value of a set register in a display control section even if a reference clock for image display such as a dot clock is altered in a semiconductor integrated circuit device having a display control section generating a sync signal for image display.例文帳に追加

画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置において、ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる技術を提供する。 - 特許庁

For example, the horizontal scanning clock HCK for dot-sequentially addressing a display pixel in the effective image area is set to an 8fH specification, which is lower than a horizontal scanning clock (6 fH specification) for the non-effective image area for driving in a wide size.例文帳に追加

たとえば、ワイドサイズ対応で駆動する無効映像領域用の水平走査クロックＨＣＫ（６ｆＨ仕様）の周波数よりも、有効映像領域の表示画素を点順次でアドレス指定するための水平走査クロックＨＣＫの周波数を低く、８ｆＨ仕様に設定する。 - 特許庁

The delay amounts tr0-tr23 are set such that each increase/decrease in the delay amount tr per counter value increment is a value corresponding to each frequency of each clock rise timing of a first desired spread spectrum clock capable of sufficiently suppressing EMI.例文帳に追加

カウンタ値が１つ増加する間の遅延量ｔｒの各増減幅が、ＥＭＩを十分に抑制可能な所望の第１スペクトラム拡散クロックにおいて各クロックの立ち上がりタイミングが取る各周波数にそれぞれ相当する値となるように、遅延量ｔｒ０〜ｔｒ２３を設定している。 - 特許庁

To dispense with dedicated data buses for downsizing of a memory control circuit and reduce manufacturing cost, in a method for controlling memory in a system in which mixing memory consisting of SDRAM or S mask ROM and a circuit, the clock cycle of which is double when the clock cycle of the control circuit of the memory is set as 1.例文帳に追加

ＳＤＲＡＭ又はＳマスクＲＯＭからなるメモリと、このメモリの制御回路のクロック周期を１とした場合にクロック周期が２倍となる回路とが混在するシステムにおけるメモリ制御方法において、専用のデータバスをなくし、メモリ制御回路の小形化、低コスト化を図る。 - 特許庁

The hot water type heating system has hot water heater 4 and 12 which heat air, using the hot water supplied from a heat source unit 1, and the remote controllers 8 and 16 which have clock mechanisms and compare the present time outputted from the clock mechanisms with the set timer time and control the hot water heaters 4 and 12.例文帳に追加

温水式暖房システムは、熱源機１から供給された温水を用いて暖房する温水暖房器４、１２と、時計機構を有し時計機構から出力される現在時と設定したタイマ時刻とを比較して温水暖房器４、１２を制御するリモコン８、１６とを有している。 - 特許庁

One controller (1A) in the controllers 1 is set as a master controller and generates a drive signal for the motor 10 based on a reference clock having the same phase among the controllers by supplying the reference clock generated in the controller 1A of the master controller to other controller (1B).例文帳に追加

また各コントローラ１のうちの１つ（コントローラ１Ａ）を「マスター」のコントローラとして、このマスターのコントローラ１Ａで生成した基準クロックを他の各コントローラ１Ｂにも供給することにより、各コントローラ１間で位相の統一された基準クロックをベースにしてモータ１０に対する駆動信号を生成する。 - 特許庁

The operation clock of a variable frequency divider 22 is set at a value two times the operation clock of the variable divider 16, and is increased or decreased by one frequency division with respect to a normal frequency division ratio twice a phase comparison cycle, depending on a result of phase comparison in the phase comparator 10.例文帳に追加

可変分周器２２の動作クロックは可変分周器１６の動作クロックの２倍に設定され、位相比較器１０での位相比較結果に応じて、位相比較周期ごとに２回、通常の分周比に対して１分周増加または１分周減少される。 - 特許庁

A frequency to be outputted from a clock generator 101 to clock signals 112-114 is switched to a fast frequency and a slow frequency, and a signal for announcing whether the fast operating frequency or the slow operating frequency is set is outputted to frequency signal lines 142-144.例文帳に追加

クロックジェネレータ１０１からクロック信号線１１２〜１１４に出力される周波数を速い周波数と遅い周波数とに切替えると同時に、周波数信号線１４２〜１４４にも速い動作周波数か遅い動作周波数かを知らせる信号を出力する。 - 特許庁

To provide a data output circuit in which CL can be set only by shifting timing of an output control signal, high speed operation can be performed even if a cycle of a clock signal is made short, and which can be applied to a circuit outputting data responding both of rise and fall of a clock signal.例文帳に追加

出力制御信号のタイミングをずらすだけでCLの設定ができ、クロック信号のサイクルが短くなっても高速が可能で、クロック信号の立上がり立ち下がり両方に応答してデータを出力する回路にも適用可能なデータ出力回路を提供する。 - 特許庁

When an original document is set for image reading and detected by a document sensor 2, a system control unit 20 supplies a clock signal only to a scanning part/an image processing part 21 by receiving a detection signal of the manuscript, and does not supply a clock signal to a printing part/an image processing part 22 and a communication part 23.例文帳に追加

画像読み取りのため、原稿がセットされ、ドキュメントセンサ２がこの原稿を検出すると、この検出信号を受けて、システム制御部２０はスキャン部・画像処理部２１にのみクロック信号を供給し、プリント部・画像処理部２２、通信部２３にはクロック信号を供給しない。 - 特許庁

To set pace for a user's life cycle for the day to vary by resetting the biologi cal clock by stimulating the user's awakening with strong optical stimulus from illumi nation of high intensity in a toilet space.例文帳に追加

ユーザがトイレ空間内で高照度の照明による強い光刺激で覚醒を促され、その体内時計がリセットされてユーザの１日の生活サイクルにメリハリが付くようにする。 - 特許庁

The device for designing the semiconductor integrated circuit includes: an arrangement part 1; a timing-analyzing part 2; a clock line-wiring part 3; a logic wiring part 4; a library 5; and a set value-acquiring part 6.例文帳に追加

半導体集積回路の設計装置は、配置部１と、タイミング解析部２と、クロックライン配線部３と、ロジック配線部４と、ライブラリ５と、設定値取得部６とを備えている。 - 特許庁

Then, a control block 4 selects the set frequency of data clocks in accordance with the kind of the input video signal to make a data clock generating block 6 generate data clocks Cd.例文帳に追加

入力されたアナログ映像信号の種類に応じて、制御ブロック４が、設定されたデータクロックの周波数を選択してデータクロック発生ブロック６にデータクロックＣ_dを発生させる。 - 特許庁

A data input/ output circuit starts output of read-out data and input of write-in data synchronizing with an edge of the clock signal set in accordance with receiving timing of a command signal.例文帳に追加

データ入出力回路は、読み出しデータの出力および書き込みデータの入力を、コマンド信号の受信タイミングに応じて設定されたクロック信号のエッジに同期して開始する。 - 特許庁

Furthermore, a pair of transfer electrodes are additionally set on one transfer channel after branching, and the clock pulse that is opposite to the one transfer channel, arranged after branching, is applied.例文帳に追加

また分岐後のどちらか一方の転送経路上に１対の転送電極を追加で設置され、分岐後に配置した一方の転送経路とは反対のクロックパルスが印加される。 - 特許庁

The F/F 3 tentatively holds the information of the operation parameter set from an asynchronously operated device control system CPU completely different from a main signal processing system clock 101 as being asynchronous as it is.例文帳に追加

Ｆ／Ｆ３は主信号処理系クロック１０１と全く別の非同期で動作する装置制御系ＣＰＵから設定される動作パラメータの情報を非同期のまま一旦保持する。 - 特許庁

The output is the recovered clock signal gated by the regenerated and reshaped input signal, and a monitor circuit is used to set the optimum operations of the retiming device.例文帳に追加

出力は、再生され再整形された入力信号によってゲート制御された回復クロック信号であり、時間調整装置の最適動作を設定するためにモニター回路が使用される。 - 特許庁

Thus, at an input timing of the high clock signal V_i to the drain of a transistor T5, the node N1 based on a gate signal of the transistor T5 is set lower.例文帳に追加

これにより、トランジスタＴ５のドレインにクロック信号Ｖ_ｉのＨｉｇｈが入力されるタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられる。 - 特許庁

The CPU 9 specifies number of clock signals counted by the counter 13, when the reset signal is set from 'L' to 'H', and judges whether a drop of the power source voltage corresponds to the power interruption.例文帳に追加

ＣＰＵ９は、リセット信号が”Ｌ”から”Ｈ”となると、瞬断カウンタ１３がカウントしたクロック信号の個数を特定し、電源電圧の低下が瞬断に該当するか否かを判別する。 - 特許庁

In a display data composition unit (22), a selector (36) outputs a pixel display clock signal (29) as a selection signal (39) when a first operation mode is set to a display mode setting register (34).例文帳に追加

表示データ合成ユニット（２２）は、表示モード設定レジスタ（３４）に第１動作モードが設定されたとき、セレクタ（３６）が画素表示クロック信号（２９）を選択信号（３９）として出力する。 - 特許庁

A microcomputer 6 has a clock function, and is provided with a timer control function (answering mode) to generate a signal to control so as to light or put out the luminaire 2, when the set time is reached.例文帳に追加

マイコン６は時計機能をもち、設定された時刻が到来すると照明器具２を点灯または消灯制御する信号を発生するタイマー制御機能(留守番モード)を備える。 - 特許庁

By stopping the supply of a power supply PW or a clock signal CLK to the external input interface control circuit set to the power saving mode, the reduction of power consumption is achieved.例文帳に追加

省電力モードに設定された外部入力インターフェース制御回路には、電源ＰＷやクロック信号ＣＬＫの供給を停止することにより、消費電力の低減を図る。 - 特許庁

The judging unit 10 outputs the result signal Result while inverting it at the timing of the clock signal CLK when a group of input signals Dout and Datae are set to the prescribed state.例文帳に追加

判断器（１０）は、入力信号群（Ｄｏｕｔ、Ｄａｔａｅ）が所定の状態にあるとき、クロック信号（ＣＬＫ）が示すタイミングで結果信号（Ｒｅｓｕｌｔ）を反転して出力する。 - 特許庁

When the amount of the surface wobbling and the eccentricity of the optical disk 10 is large, the system clock frequency is also set to be smaller in order to carry out recording/reproduction by suppressing a rotational speed.例文帳に追加

また、光ディスク１０の面ぶれ量やヘンシン量が大なる場合には回転速度を低く抑えて記録再生を行うため、システムクロック周波数も小さく設定する。 - 特許庁

Recovery circuits 90 and 90a set the first and second mask signals AEENZ0 and ACENZ18 from a high to low level after one period of internal clock signals CLK0Z and CLK18Z for first and second input, respectively.例文帳に追加

復帰回路９０，９０ａはそれぞれ第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zの１周期後に第１及び第２マスク信号ACENZ0，ACENZ18 をＨレベルからＬレベルにする。 - 特許庁

To set an optional continuous delay amount within a period or exceeding the period of a reference clock by continuously varying a control signal input from a controller to a quadrature modulator.例文帳に追加

コントローラから直交変調器に入力する制御信号を連続的に変化させて基準クロックの周期内のまたは周期を超えた連続的な任意の遅延量の設定を行う。 - 特許庁

In compression rate calculation-update processing, the control device 18 utilizes time information obtained from the clock means 16 and set recording information obtained from a recording term setting means 17.例文帳に追加

制御装置１８は圧縮率算出・更新処理に際し、時計手段１６より得られる時刻情報及び記録期間設定手段１７より得られる設定記録情報を利用する。 - 特許庁

In this case, by changing a permissible fluctuation range of the frequency ratio directly after the end flag flock is set and that of the frequency ratio in a steady-state, the effect of jitter included in the clock signal fx can be suppressed.例文帳に追加

この時、比較器６が完了フラグflockが立った直後と定常時で周波数比の許容変動幅を変化させることにより、クロック信号fxに含まれるジッタの影響を抑える。 - 特許庁

The frequency of an operation clock signal CPCK to be generated in a PLL (phase locked loop) circuit section 3 is set to an optional value by using frequency division values N, M to be written in two frequency division value storage sections 2, 12.例文帳に追加

ＰＬＬ回路部３で生成される動作クロック信号ＣＰＣＫの周波数を２つの分周値記憶部２，１２に書き込む分周値Ｎ，Ｍによって任意の値に設定する。 - 特許庁

To making it possible to receive a standard radio wave without making a camera body large-sized and to set the standard time obtained from the standard radio wave to a clock incorporated in the camera body.例文帳に追加

カメラ本体を大型化することなく、標準電波を受信可能として標準電波から得られた標準時刻をカメラ本体に内蔵した内部クロックに設定する。 - 特許庁

The control apparatus including a clock control circuit 300 performs data transfers as a host or a peripheral under a state that the control apparatus is set on a first device operable with a self power supply or on a second device operable with a bus power supply.例文帳に追加

クロック制御回路３００を含むデータ転送制御装置は、第１のデバイス又は第２のデバイスに設定された状態で、ホスト又はペリフェラルとしてデータ転送を行う。 - 特許庁

This electronically-controlled mechanical clock is configured so that the metric dimension L1 between the bottom board 3 of a magnetic body and a rotor magnet 13a is set to the value of 1.5 or more as a gap G1 between the rotor magnet 13a and a stator 21.例文帳に追加

磁性体である地板３とロータ磁石１３ａとの距離寸法Ｌ１をロータ磁石１３ａとステータ２１とのギャップＧ１の１．５倍以上に設定した。 - 特許庁

The first set value is output from the Q-terminal of the second D-FF 44, when the first second timing signal is input into a clock terminal of the second D-FF 44.例文帳に追加

１つ目の第２のタイミング信号が第２のＤ−ＦＦ４４のクロック端子に入力されたときに、第２のＤ−ＦＦ４４のＱ端子から１つ目の設定値が出力される。 - 特許庁