「set input delay」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A delay value is arbitrarily set to a register 153 from a CPU as an external device, the delay time of delay circuits 154, 155 and 156 is made adjustable based on the delay value set from the outside and the input timing of input data and the output timing of output data are appropriately adjusted.例文帳に追加

外部装置としてのＣＰＵからから遅延値をレジスタ１５３に任意に設定し、この外部から設定される遅延値に基づいて遅延回路１５４，１５５，１５６の遅延時間を調整可能に構成し、入力データの入力タイミング、および出力データの出力タイミングが適宜調整するように構成する。 - 特許庁

The delay monitor 15' sets a delay amount for input signals, based on the input timing of measurement start signals STR and measurement end signals STP in delay measurement mode, and after the delay measurement mode is ended, delays signals CLK outputted form the clock receiver 11 by the delay amount set at the delay measurement mode, and outputs them to the synchronization delay control circuit 12.例文帳に追加

ディレイモニタ１５′は、遅延測定モードのとき、測定開始信号ＳＴＲと測定終了信号ＳＴＰの入力タイミングに基づいて入力信号に対する遅延量が設定され、遅延測定モード終了後は、遅延測定モードの際に設定された遅延量でクロックレシーバ１１から出力される信号ＣＬＫを遅延して上記同期遅延制御回路１２に出力する。 - 特許庁

On the occasion of testing the two variable delay circuits 3 and 17, the delay time for testing is set on the circuits 3 and 17 and the reference clock signal delayed through the reference variable delay circuit 3 is input to the strobe variable delay circuit 17.例文帳に追加

両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。 - 特許庁

The control part 30 has plural subtraction parts 34, which calculate delay set values 12 and offset delay quantities to select a path of a delay circuit part 22 that an input signal 10 passes through.例文帳に追加

制御部３０は複数の減算部３４を有し、複数の減算部３４は遅延設定値１２とオフセット遅延量とを演算し、入力信号１０が通過する遅延回路部２２の経路を選択する。 - 特許庁

To automatically set the optimal delay time (delay code) in a delay circuit which adjusts the setup and hold time of a data signal to be input, under actual operating conditions of a semiconductor device.例文帳に追加

入力されるデータ信号のセットアップ及びホールド時間を調整する遅延回路における最適な遅延時間（遅延コード）を、半導体装置の実際の動作条件下において自動的に設定する。 - 特許庁

A unit delay amount such as by 1T hour is set during a calibration period such as 9T segment, for a delay line that delays an input signal (edge pulse).例文帳に追加

入力信号（エッジパルス）を遅延させるディレイラインに対し、例えば９Ｔ区間などの校正期間に、例えば１Ｔ時間分などの単位遅延量を設定する。 - 特許庁

To set the amount of delay from input to output of a signal in a wide range while suppressing the circuit scale.例文帳に追加

回路規模を抑えつつ、信号が入力されてから出力するまでの遅延量を広範囲に設定することを目的とする。 - 特許庁

To first and second delay circuits 10, 30, first and second selectors 11, 31 are connected to select and output one of the output signals of delay element stages, respectively, an AND gate 12 is disposed to receive the input signal of the delay circuits and the delay signal of the selector 11, and the output of the AND gate is set as the input signal of the delay circuit 30.例文帳に追加

第１及び第２の遅延回路１０，３０毎に、各遅延素子段の出力信号のいずれかを選択して出力する第１及び第２のセレクタ１１，３１を接続し、遅延回路の入力信号とセレクタ１１の遅延信号とを入力するＡＮＤゲート１２を設け、ＡＮＤゲートの出力を遅延回路３０の入力信号とする。 - 特許庁

The 2nd threshold T2 is set to a decision section 111 to perform error diffusion processing (110 to 114) for delay image data In2 of the input image.例文帳に追加

第２閾値Ｔ２を判定部１１１に設定して、入力画像の遅延画像データＩｎ２を誤差拡散処理（１１０〜１１４）する。 - 特許庁

The delay amount re-calculator 15 discriminates the number of steps of the delay signal which has passed at a half cycle of a system clock, based on the sent signal, calculates the delay amount based on a delay amount set value input by a user, and outputs the number of steps of the delay signal as the calculated delay amount to the selector 16.例文帳に追加

遅延量再計算部１５は、該送られてきた信号に基づいて、システムクロックの半周期で通過した遅延信号の段数を識別し、該識別した段数と、ユーザによって入力された遅延量設定値に基づいて遅延量を計算し、該計算した遅延量となる遅延信号の段数をセレクタ１６に出力する。 - 特許庁

In the delay connecting circuit 20, a contact 20b is connected after a prescribed delay time has elapsed after the electrical input to a timer 20a, and the delay time can be freely set within the range of 0-10 seconds.例文帳に追加

遅延接続回路２０は、タイマ２０ａに電気的入力があってから所定の遅れ時間が経過すると接点２０ｂが接続される回路で、上記遅れ時間については０〜１０秒の範囲内で任意に設定することができる。 - 特許庁

A time difference in a transmission line until a playback audio signal input to a delay circuit is input as the processing target signal of an adaptive filter system via the space of speaker-microphone is determined, and a delay time corresponding to the time difference is set to the delay circuit.例文帳に追加

遅延回路に入力される再生用音声信号が、スピーカ−マイクロフォンの空間を経由して、適応フィルタシステムの処理対象信号として入力されるまでの伝送経路の時間差を求め、この時間差に対応する遅延時間を、遅延回路に設定する。 - 特許庁

Further, an input timing to input the display signal C2 output from the VGA controller 4 in accordance with the power supply sequence stored in the VGA-BIOS to the FET 7 is delayed by a delay circuit 6 based on the delay time of the display signal C2 set in the delay setting file 3b.例文帳に追加

また、ＶＧＡ−ＢＩＯＳに記憶された電源シーケンスに従ってＶＧＡコントローラ４から出力される表示信号Ｃ２がＦＥＴ７に入力されるタイミングを、遅延設定ファイル３ｂに設定された表示信号Ｃ２の遅延時間で遅延回路６により遅延させる。 - 特許庁

A delay time adjusting circuit and a delay time controlling circuit are set up in at least one output circuit, in at least one input circuit and in an interface circuit having transmission lines connected to the input-output circuits each.例文帳に追加

少なくとも１つの出力回路と、少なくとも１つの入力回路と、それぞれの入出力回路に接続する伝送線とを有するインターフェース回路において、遅延時間調整回路と遅延時間制御回路を設置する。 - 特許庁

Delay control signals S1, S2, S3, S4,... (S2n-1) and S2n are inputted to the respective delay elements, the return point of the signals in the delay circuit is set corresponding to the delay control signals, the propagation path of the signals is controlled, and the delay time of output signals S_OUT to input signals S_IN is controlled.例文帳に追加

各遅延素子に遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号Ｓ_ＩＮに対する出力信号Ｓ_ＯＵＴの遅延時間が制御される。 - 特許庁

A default delay time of the input buffer circuit 1 is set so that the setup time is about a medium time between a maximum time and a minimum time.例文帳に追加

入力バッファ回路１の初期設定は、セットアップ時間が最大と最小の中間程度となるようにディレイ時間が設定されている。 - 特許庁

To set input/output characteristics to ideal characteristics (straight line) without using any conversion expression in an apparatus for performing A/D conversion on an analog input signal using a pulse delay circuit.例文帳に追加

パルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換する装置において、変換式を用いることなく、入出力特性を理想特性（直線）に設定できるようにする。 - 特許庁

As a delay time in the next period of a delay clock signal SAE is set based on the pulse signal PULSE generated based on the trailing edge of the input clock signal CKi, even if a period of the input clock signal CKi is varied, a delay time of the delay clock signal SAE can be varies quickly adjusting its variation.例文帳に追加

入力クロック信号ＣＫｉの立ち下がりエッジに基づいて生成したパルス信号PULSEに基づいて、遅延クロック信号ＳＡＥの次の周期での遅延時間を設定するため、入力クロック信号ＣＫｉの周期が変化しても、その変化に合わせて、遅延クロック信号ＳＡＥの遅延時間を迅速に変化させることができる。 - 特許庁

The input signals RI, PI are delayed by delay circuits 104, 105 and reset or set the D-FF 110, 109.例文帳に追加

入力信号ＲＩ及びＰＩは、遅延回路１０４及び１０６で遅延された後に、それぞれＤ−ＦＦ１１０及び１０９をリセットまたはセットする。 - 特許庁

In a speaker system 1, delay time which is a parameter in multi-tap delay is set as time shorter than temporal resolution of auditory, correction processing is performed to an input audio signal by the multi-tap delay to be output as sound.例文帳に追加

本発明の実施形態におけるスピーカ装置１は、マルチタップディレイにおけるパラメータである遅延時間を聴覚の時間分解能より短い時間として設定され、入力されるオーディオ信号にこのマルチタップディレイにより補正処理を行って、音として出力する。 - 特許庁

The delay circuit B62 sets delay time prescribed time shorter than delay time set by the delay circuit A105, and when the input of the reset signals to the reporting exclusive control board 30 is stopped, a CPU 70 counts down an displays the timing of pressing a RAM clear switch 60 on a 7-segment LED 75.例文帳に追加

遅延回路Ｂ６２は、遅延回路Ａ１０５が設定する遅延時間よりも所定時間短い遅延時間を設定し、報知専用制御基板３０にリセット信号の入力が停止されると、ＣＰＵ７０は、７セグメントＬＥＤ７５にＲＡＭクリアスイッチ６０を押下操作するタイミングをカウントダウン表示する。 - 特許庁

The delay circuit B62 sets delay time prescribed time shorter than delay time set by the delay circuit A105, and when the input of the reset signals to the display control board 39 is stopped, a CPU 70 counts down an displays the timing of pressing a RAM clear switch 60 on an existing special pattern display device (LCD) 6.例文帳に追加

遅延回路Ｂ６２は、遅延回路Ａ１０５が設定する遅延時間よりも所定時間短い遅延時間を設定し、表示制御基板３９にリセット信号の入力が停止されると、ＣＰＵ７０は、既存の特別図柄表示装置（ＬＣＤ）６にＲＡＭクリアスイッチ６０を押下操作するタイミングをカウントダウン表示する。 - 特許庁

A second variable logic delay means 16 operates on a normal power source, delays the output of the data holding means 13 with a delay time which is variably set, and restores it to the input of the data holding means 13 with its logic inverted.例文帳に追加

第２の可変論理遅延手段１６は、通常電源で動作し、データ保持手段１３の出力を、可変に設定される遅延時間で遅延し、かつ、論理を反転させて、データ保持手段１３の入力に戻す。 - 特許庁

The semiconductor integrated circuit device is provided with a first delay time decision circuit deciding a signal delay time by a test clock through a dummy input/output circuit set equally to a signal delay time of a first output circuit and the first and second input circuits, and the decision area is temporally changed on the basis of a decision result of the first delay time decision circuit.例文帳に追加

上記第１出力回路及び上記第１、第２入力回路の信号遅延時間に同等に設定されたダミー入力・出力回路を通したテストクロックにより信号遅延時間を判定する第１遅延時間判定回路とを設け、上記判定領域を上記第１遅延時間判定回路の判定結果に基づいて時間的に変化させる。 - 特許庁

According to the embodiment of this invention, recorded data is input to first and second pulse delay circuits, first and second control signals for setting delay amounts are input to the first and second pulse delay circuits, a latch circuit is set/reset based on first and second delay pluses obtained from the first and second delay circuits, and the output of the latch circuit is output as a laser diode driving time setting pulse.例文帳に追加

この発明の実施の形態は、記録データを第１と第２のパルス遅延回路に入力し、前記第１と第２のパルス遅延回路に対してそれぞれ遅延量を設定する第１と第２の制御信号を入力し、前記第１と第２の遅延回路から得られる第１と第２の遅延パルスによりラッチ回路のセット・リセットを行い、前記ラッチ回路の出力を前記レーザーダイオード駆動時間設定パルスとして出力する。 - 特許庁

To arrange cells and to set the driving force of each cell so as to optimize the delay of an input-output network in the automatic arrangement processing of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の自動配置処理において、入出力ネットのディレイが最適化されるようにセルの配置および各セルの駆動力の設定を行う。 - 特許庁

To provide a voltage detection circuit with a delay circuit, even in an initial period until a set signal after power-on is input to a latching circuit 107.例文帳に追加

電源投入後のセット信号がラッチ回路１０７に入力されるまでの初期期間においても、誤動作をしない遅延回路月電圧検出回路を提供する。 - 特許庁

Upon initially starting up the system of the electronic device, the input timing to input the power supply signal C1 output from a VGA controller 4 to an FET 7 in accordance with the power supply sequence stored in the VGA-BIOS is delayed by a delay circuit 5 based on the delay time of the power supply signal C1 set in the delay setting file 3b.例文帳に追加

当該電子機器のシステム起動当初において、ＶＧＡ−ＢＩＯＳに記憶された電源シーケンスに従ってＶＧＡコントローラ４から出力される電源信号Ｃ１がＦＥＴ７に入力されるタイミングを、遅延設定ファイル３ｂに設定された電源信号Ｃ１の遅延時間で遅延回路５により遅延させる。 - 特許庁

When a connection not specifying a transfer delay time is set to an input channel 9, the ATM cell received from the channel input section 5 via the switch section 6 is temporarily stored in the buffer trunk section 7.例文帳に追加

入力回線９に転送遅延時間を規定しないコネクションが設定されているとき、回線入力部５からスイッチ部６を介して入力されたＡＴＭセルは、バッファトランク部７に一時蓄積される。 - 特許庁

A first variable logic delay means 14 operates on a stabilized power source, delays the output of the data holding means 13 with a delay time which is variably set, and restores it to the input of the data holding means 13 with its logic inverted.例文帳に追加

第１の可変論理遅延手段１４は、安定化電源で動作し、データ保持手段１３の出力を、可変に設定される遅延時間で遅延し、かつ、論理を反転させて、データ保持手段１３の入力に戻す。 - 特許庁

A disclosure delay part 16 performs setting so as to successively disclose the message to corresponding users according to the set disclosure delay time, and the message input and output part 18 transmits an e-mail showing the disclosure to the user concerned.例文帳に追加

公開遅延部１６は、設定された公開遅延時間に従って、順次該当するユーザにメッセージを公開するよう設定を行い、メッセージ入出力部１８は、そのユーザに公開された旨を伝える電子メールを送信する。 - 特許庁

A delay circuit 2, forcibly delaying the input of the switch signal PSS into the video interface circuit 2, is provided to adjust a forced delay time τ2 set by the delay circuit 9, to stabilize the number of missing pixels 41 to be fetched into a composited image area derived from the sum total of the time τ2 and the inherent recognition delay time τ1 of the video interface circuit 2.例文帳に追加

そして、切替信号ＰＳＳのビデオインターフェース回路２への入力を強制遅延させる遅延回路９を設け、該遅延回路９による強制遅延時間τ２を、ビデオインターフェース回路２の固有認識遅延時間τ１との合計に由来した被合成映像領域ピクセル４１の取り込み欠落数が一定となるように調整する。 - 特許庁

Then, the signal delay part 25 generates a motor starting signal by delaying the input trigger signal for a set time and outputs the motor starting signal into a drive signal generator 13.例文帳に追加

そして、信号遅延部２５が、入力されたトリガー信号を設定時間だけ遅延させることで、モータ起動信号を生成して、モータ起動信号を駆動信号生成部１３に出力する。 - 特許庁

When it is detected that the communication line is abnormal, the HV_ECU 320 does not turn off the SMR 500 before the set delay time is elapsed even when the IG OFF signal is input.例文帳に追加

通信線が異常であることを検出すると、ＨＶ＿ＥＣＵ３２０は、ＩＧオフ信号が入力されても、設定された遅延時間が経過するまでＳＭＲ５００をオフにしない。 - 特許庁

To set an optional continuous delay amount within a period or exceeding the period of a reference clock by continuously varying a control signal input from a controller to a quadrature modulator.例文帳に追加

コントローラから直交変調器に入力する制御信号を連続的に変化させて基準クロックの周期内のまたは周期を超えた連続的な任意の遅延量の設定を行う。 - 特許庁

Thus, by adding a delay to an input signal other than a representative channel, the predetermined representative channel can be set as a channel that the acoustic signal first reaches.例文帳に追加

これにより、代表チャネル以外の入力信号に遅延を付加することにより、予め決定した代表チャネルを、音響信号が最初に到達するチャネルに設定することができる。 - 特許庁

Additionally, the waveform signal is input into waveform selectors 14a-16a for other inks through delay circuits 17-19; the waveform signal is selected based on the printing data for each of the inks; and each of the waveform signals is output depending on delay time, set by the delay circuits 17-19, at each printing period.例文帳に追加

また、波形信号は、遅延回路１７〜１９をとおして他のインクの波形選択器１４ａ〜１６ａに入力され、それぞれのインクの印字データに基づいて波形信号が選択され、各印字周期において遅延回路１７〜１９で設定した遅延時間をもって各波形信号が出力される。 - 特許庁

The audio transmitter comprises an input means for inputting an audio signal, a delay means for delaying the inputted audio signal, a transmission means for transmitting the delayed audio signal, a distance setting means for setting a distance from a speaker to a listening position, and a delay time setting means for setting a delay time in the delay means according to the set distance.例文帳に追加

オーディオ信号を入力する入力手段と、入力されたオーディオ信号を遅延する遅延手段と、遅延されたオーディオ信号を送信する送信手段と、スピーカからリスニング位置までの距離を設定する距離設定手段と、設定された距離に応じて、遅延手段におけるオーディオ信号の遅延時間を設定する遅延時間設定手段とを備える。 - 特許庁

To provide a delay circuit that can be set a very small delay time with respect to an input signal with high accuracy without being affected by a manufacture process for each product or each semiconductor circuit while being hardly affected by external factors such as an environmental change.例文帳に追加

製品ごとあるいは半導体回路ごとの製造プロセスに影響されずに、また、環境変化等の外部要因に影響されにくく、入力信号に対して微少な遅延時間を高精度に設定することができる遅延回路を提供することにある。 - 特許庁

On the other hand, after the all patterns stop command is received and delay time (800 ms) elapses, if there is no reserved storage, a switch input waiting flag "1" in a RAM 582 is set, a switch input waiting condition is turned "ON", and an LED 91 is turned on.例文帳に追加

一方、全図柄停止コマンドを受信してディレー時間（８００ｍｓ）の経過後、保留記憶がなければ、ＲＡＭ５８２内のスイッチ入力待受フラグ「１」が設定され、スイッチ入力待受状態「ＯＮ」となり、ＬＥＤ９１が点灯する。 - 特許庁

A flip-flop circuit 120 whose input sources are the output 119 of the comparator 108 and the output 113 of a delay circuit 112 compares the phase difference between signals and generates an alarm when it is out of a set range.例文帳に追加

比較器の出力１１９と前記の遅延回路の出力１１３が入力源のフリップフロップ回路１２０は信号間の位相差を比較し、設定範囲外の時警報を発出する。 - 特許庁

The latency counter includes a clock delay module for delaying an input clock based on at least one delay amount to output it as a delayed input clock, a frequency detector for detecting the frequency of a specific signal in a memory to set a delay amount based on this frequency, and a delay control signal generation module for outputting first and second delayed control signals corresponding to memory access control signals.例文帳に追加

レイテンシーカウンターは、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含む。 - 特許庁

The modulated ODTM/OCDM signal is converted to an electric modulated ODTM/OCDM signal 49 and input to a spectrum analyzer 50, the intensity of a Δf Hz signal component included in the modulated ODTM/OCDM signal is detected, and a delay time Δt providing a minimum value of the Δf Hz signal component is set in an optical delay device 40.例文帳に追加

変調OTDM/OCDM信号は、電気変調OTDM/OCDM信号49に変換されてスペクトラムアナライザー50に入力され、変調OTDM/OCDM信号に含まれるΔf Hz信号成分の強度が検出され、Δf Hz信号成分の極小値を与える遅延時間Δtが光遅延器40に設定される。 - 特許庁

When an Hi (negate) fixed power only set signal is input to an input buffer part 14 provided in a semiconductor integrated circuit device, an H pulse delay circuit 17 delays a signal output from a Schmidt input buffer 16 by an optional time to output the signal to an H pulse RC filter circuit 18.例文帳に追加

半導体集積回路装置に設けられた入力バッファ部１４にＨｉ（ネゲート）固定のパワーオンリセット信号が入力されている場合、Ｈパルスディレイ回路１７は、シュミット入力バッファ１６から出力された信号を任意の時間遅延してＨパルスＲＣフィルタ回路１８に出力する。 - 特許庁

When the parallel mode or serial mode is set as a scan mode of the plurality of photoreceptors, the LSU control parts 3a-3d switches the presence or absence of delay of the printing start signal from the trigger input parts to the trigger output parts following the set mode.例文帳に追加

そして複数の感光体の走査モードとして、パラレルモードまたはシリアルモードが設定されたときに、ＬＳＵ制御部３ａ〜３ｄは、設定されたモードに従って、印字開始信号の前記トリガ入力部からトリガ出力部への遅延の有無を切り替える。 - 特許庁