「クロックパルス」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

外部コントローラから供給されるクロック信号(４)の休止期間ａに、クロックパルス(クロック挿入信号(５))を挿入し、及び、データ信号(３)を非選択データにするものである。例文帳に追加

In this driving method for a liquid crystal display device, clock pulses (a clock insertion signal 5) are inserted in the quiescent period (a) of a clock signal 4 which is supplied from an external controller and a data signal 3 is made to be non-selection data. - 特許庁

クロックパルス信号および選別パルス信号にもとづいて駆動データ信号と駆動波形信号とがシリアルにマージされたマージ信号FIRE_1/SIN 0-0〜46からFIRE_6/SIN 2-47〜93が、ゲートアレイから駆動回路２１Ａに出力される。例文帳に追加

Based on a clock pulse signal and a selected pulse signal, merge signals FIRE_1/SIN 0-0-46 to FIRE_6/SIN 2-47-93 into which the driving data signal and a driving waveform signal have been merged serially are output to a driving circuit 21A from a gate array. - 特許庁

この動作に対応して、デスプレイコントローラは、各駆動回路に入力するスタートパルス及びクロックパルスの周波数を小さくし、表示を行うサブフレーム期間の書き込み期間及び表示期間を長く設定する。例文帳に追加

Along with the above operations, a display controller reduces the frequencies of start and clock pulses to be inputted into driving circuits and sets the writing intervals of the subframe intervals, in which displaying is conducted, and the display intervals longer. - 特許庁

この伝播時間クロックパルスＣ１〜Ｃ３をパルスカウンタ１６でカウントし、そのカウント値を演算制御部１７に入力して伝播時間ｔ１〜ｔ３を求め、人工魚３の３次元位置ｘ、ｙ、ｚを算出する。例文帳に追加

The pulses C1-C3 are counted by a pulse counter 16, and counted values are input to an operation control part 17, and the propagation times t1-t3 are found to calculate three- dimensional positions x, y, z of the fish 3. - 特許庁

クロックパルスを順次カウントするハード乱数値に、一定数を所定タイミング毎に加算したソフト乱数値を加えた抽選用乱数値を形成する乱数発生手段を備えたスロットマシンとする。例文帳に追加

This slot machine is provided with a random number generating means for forming a random number value for lottery by adding a soft random number value, to which a fixed number is added for every prescribed timing, to a hard random number value for successively counting clock pulses. - 特許庁

Ｔ−ＦＦ回路２９は、ＯＲゲート回路２８から出力された２つのクロックパルス間のロウレベルの幅であるスリット幅が存在するか否かを判定する判定手段として機能する。例文帳に追加

The T-FF circuit 29 is designed to function as determining means for determining whether a slit width which is a width of a low level between two clock pulses to be outputted from the OR gate circuit 28 is existing or not. - 特許庁

コントロール装置１において、送信信号ＴＳ１が“Ｌ”のときは動作電圧Ｖｏｕｔが高くなり、クロックパルス信号ＣＫ，ＩＣＫの振幅は大きくなる一方、“Ｈ”のときは振幅は小さくなる。例文帳に追加

In a controller 1, an operation voltage Vout is made higher and amplitudes of clock pulse signals CK and ICK are made wider when a transmission signal TS1 is 'L', but the amplitudes are made shorter when the transmission signal TS1 is 'H'. - 特許庁

まず、垂直転送レジスタ１２０の駆動電圧となるクロックパルスＶφ１、Ｖφ２、Ｖφ３をローレベルに設定し、垂直転送レジスタ１２０内に電荷を溜りにくくかつ、暗電流の発生を防ぐ。例文帳に追加

First, clock pulses Vϕ1, Vϕ2 and Vϕ3 to be a drive voltage of a vertical transfer register 120 are set to a low level, electric charges are made to be difficult to remain in the vertical transfer register 120, and generation of a dark current is also prevented. - 特許庁

カウンタＩＣ１４は、７．１５９０９ＭＨｚのカウントクロック１４ａから出力されるクロックパルスの立ち下がり毎に、カウントアップを行う１６ビットカウンタであり、「０」〜「６５５３５」の範囲で更新される。例文帳に追加

A counter IC 14 is a 16-bit counter which counts-up whenever a clock pulse outputted from 7.15909 MHz count clock 14a falls and which is updated within the range of '0' to '65535'. - 特許庁

光−光ゲート装置１６は、光分波器１２からのＲＺ光パルス信号をゲート制御パルス光として、光クロックパルス発生装置１４からの光クロックをゲートする。例文帳に追加

The gate device 16 gates the optical clock from the clock pulse generator 14 by using the RZ optical pulse signal from the demultiplexer 12 as gate control pulse light. - 特許庁

遅延干渉器６で、出力パルス光Ｓ_3から干渉パルス光Ｓ_6aを生成すると共に、クロックパルス光Ｓ_10から入力パルス光Ｓ_INとは逆論理の干渉パルス光Ｓ_6bを生成する。例文帳に追加

In the delay interference device 6, an interference pulse light S6a is formed from the output pulse light S3 and interference pulse light S6b of the logic opposite to that of an input pulse light SIN from the clock pulse light S10 is formed. - 特許庁

クロック信号（９０）は、演算インターバル（２１５）に分割され、この場合に、それぞれの演算インターバル（２１５）は、乗数の値に等しい所定数のクロックパルスを含んでいる。例文帳に追加

The clock signal 90 is divided into arithmetic intervals 215, and in this case each arithmetic interval 215 includes a predetermined number of clock pulses equal to the multiplier value. - 特許庁

該読み出し回路110は、テストモード中に外部装置（例えばメモリテスタ）がディジタルカウンタの入力にテストクロックパルスを供給することを可能にする。例文帳に追加

The read circuit 110 allows an external device (e.g. a memory tester) to supply test clock pulses to an input of the digital counter during the test mode. - 特許庁

２つのクロックパルスは切り替えスイッチ２５にて選択され、電流制御部２２およびゲート制御部２３に入力され、演算タイミング信号として使用される。例文帳に追加

Two clock pulses are selected by the change-over switch 25, and inputted in a current control part 22 and a gate control part 23 to be used as an operation timing signal. - 特許庁

また、ソースクロック信号ＳＣＫのクロックパルスの出力の停止期間に応じて、表示制御回路２００からソースドライバ３００に送信されるデジタル映像信号ＤＡを遅延させる。例文帳に追加

Also, a digital video signal DA to be sent from a display control circuit 200 to the source driver 300 is delayed according to the stop period of the output of the clock pulse of the source clock signal SCK. - 特許庁

制御部８０は、ロータリエンコーダ３７のクロックパルスを一定個数カウントするごとに露光装置１３ａを作動させて感光ドラム１１ａに潜像線を書き込む。例文帳に追加

A control part 80 writes the latent image line on the photoreceptor drum 11a, by actuating the exposure device 13a each time the clock pulses of the rotary encoder 37 are counted by a fixed number. - 特許庁

時間カウント部７は、タイミング信号作成部６で作成されたタイミング信号ｄの間隔に発生された固定クロックパルスｅの数をカウントする。例文帳に追加

A time counting section 7 counts the number of fixed clock pulses e generated during the interval of the timing signal d generated from the generating section 6. - 特許庁

クロックパルス周波数の誤差が±２００％になっても、正確な時間で火災検出等の動作を行えることができる火災報知設備を提供することを目的とするものである。例文帳に追加

To provide fire alarm equipment that enables fire detection in accurate time even when an error of a clock pulse frequency becomes ±200%. - 特許庁

第１〜第５のパワースイッチＳｋ，１１〜Ｓｋ，５１は、カオス発生回路２０からのランダム信号Ｃｉ（ｔ）に基づいてパルス変調されたクロックパルスφｉｊにより駆動されて、そのスイッチングノイズが低減される。例文帳に追加

The first to fifth power switches Sk, 11-Sk, and 51 are driven by clock pulses ϕij which are pulse-modulated based on random signals Ci(t) from a chaos generating circuit 20, whereby switching noise is reduced. - 特許庁

光通信、光情報処理に有用な高速光信号列から強度雑音が極力低減された、光データと同一波長の光クロックパルス列の発生も可能な光クロック抽出回路の提供。例文帳に追加

To provide an optical clock extracting circuit capable of generating the optical clock pulse stream of the same wavelength as optical data as well while reducing an intensity noise from a high speed optical signal stream effective for optical communication and optical information processing as little as possible. - 特許庁

優先順位が最上位または次位のプロセッサからメモリへアクセスが終了すると、信号ＤＳＰ＿ＣＫ＿ＨＡＬＴｎが“１”となり、一定時間後アンド回路７３が開状態となり、クロックパルスＤＳＰ＿ＣＫが再び出力される。例文帳に追加

When the access to the memory from the processor whose priority is at the highest order or the next highest order is finished, the signal DSP_CK_HALTn becomes "1" to make the AND circuit 73 opened after a fixed time, and the clock pulse DSP_CK is outputted again. - 特許庁

左側回路４０において、φ１Ｌ，φ２Ｌはクロックパルス、φ_SＬはスタートパルス、φ_I Ｌは書込み信号、４１はφ１Ｌライン、４２はφ２Ｌライン、４３はφ_I Ｌラインを示している。例文帳に追加

In a left side circuit 40, ϕ1L and ϕ2L are clock pulses, ϕSL is a start pulse, ϕIL is a write-in signal, 41 is a ϕ1L line, 41 is a ϕ2L line, and 43 is a ϕIL line. - 特許庁

スタートレバーが操作されると、クロックパルスが入力される度に値が１ずつ加算される２バイトのカウンタ回路からなる乱数発生回路１１５の発生する乱数がＲＡＭ１１２に取り込まれる。例文帳に追加

When a start lever is operated, random numbers generated by a random-number generating circuit 115, being composed of two bytes counter circuit which adds up a value of one each at every time a clock pulse is inputted, are loaded into RAM 112. - 特許庁

ＰＢＳ２０は、常光線成分と異常光線成分の光位相と光強度の組み合わせに従い、光パルス幅Δｔで２倍周波数の光クロックパルスを出力端子２２，２４の一方に出力する。例文帳に追加

The PBS 20 outputs an optical clock pulse with Δt optical pulse width and a double frequency to one out of output terminals 22, 24 corresponding to combination of an optical phase and an optical intensity of the ordinary and extraordinary components. - 特許庁

積分時間情報は、１回〜ｎ回までの変換動作回数と、各変換動作での積分時間を定めるクロックパルスのカウント値ａ１〜ａｎとを対応づけて記憶している。例文帳に追加

The integration time information stores conversion operation frequencies from first to n-th and count values a1-an of a clock pulse for determining the integration time in each conversion operation by making them correspond to one another. - 特許庁

送信側の生成回路１０４では、送信側クロックパルスを伝送路１０３を伝送されるフレームの１周期ごとに順次計数して読み取った計数値を対応するフレームに組み込んで受信側に伝送する。例文帳に追加

Clock pulses of a transmission side are counted and read successively for respective periods of frames transmitted on a transmission line 103 by a generating circuit 104 on the transmission side, and the count values are incorporated in the corresponding frames and transmitted to a reception side. - 特許庁

原信号ＳＥの“０”から“１”への切り替え時点が、遅延手段１２で遅延され、信号ＳＴ１，ＳＴ２の“１”への立ち上がりから数クロックパルス経過後に、選択信号ＳＬが“０”から“１”に立ち上がる。例文帳に追加

The switching time point of the source signal SE from '0' to '1' is delayed by a delay means 12, and after the lapse of several clock pulses from rise of the signals ST1 and ST2 to '1', a select signal SL rises from '0' to '1'. - 特許庁

５個の発光チップ１２−１〜１２−５を駆動するドライバ回路１４は、各チップに対し、スタートパルスφ_S 、２相クロックパルスφ_1 ，φ_2 、を供給する。例文帳に追加

A driver circuit 14 for driving five light emitting chips 12-1-12-5 supplies a start pulse ϕs and two phase clock pulses ϕ1 and ϕ2 to each chip. - 特許庁

偏波面コントローラ１２２は、光入力端子１０１から入力された信号光を、光クロックパルスと直交する偏光面の直線偏光に偏波する。例文帳に追加

A polarization plane controller 122 polarizes signal light input from a light input terminal 101 into linear polarized light having a plane of polarization crossing the light clock pulse. - 特許庁

このように左右の回路ごとに、クロックパルスφ１，φ２、スタートパルスφ_S、書込み信号φ_I をそれぞれ別系統とし、電源Ｖ_GKのみは共通とする。例文帳に追加

Thus, the clock pulses ϕ1 and ϕ2, the star pulse ϕS, and the write-in signal ϕI constitute independent system for each, left and right, circuit, with only a common power source VGK. - 特許庁

本発明にかかる半導体集積回路の試験装置は、第１の周波数を有するクロックの任意のクロックパルスをマスクすることで生成された第１のテストクロックを第１のクロックドメインに供給する第１の波形生成器１ａと、第２の周波数を有するクロックの任意のクロックパルスをマスクすることで生成された第２のテストクロックを第２のクロックドメインに供給する第２の波形生成器１ｂと、を備える。例文帳に追加

The testing device of the semiconductor integrated circuit includes a first waveform generator 1a for supplying a first test clock generated by masking an optionlal clock pulse of a clock having a first frequency to a first clock domain and a second waveform generator 1b for supplying a second test clock generated by masking an optional clock pulse of a clock having a second frequency to a second clock domain. - 特許庁

座標演算手段は、ビデオカメラ３０からの映像信号の垂直同期信号が出力されてからこの映像信号に含まれるビームポイント信号が出力されるまでの間、パルス発生部４０から出力されるクロックパルスをカウントする。例文帳に追加

The coordinate calculating means counts clock pulses outputted from a pulse generating section 40 in a period between the output of a vertical synchronizing signal of the video signal from the video camera 30 and the output of a beam point signal included in this video signal. - 特許庁

ベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力する出力バッファ３１７は、バッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎと、制御レジスタＣＮＴ＿ＲＥＧとを含む。例文帳に追加

An output buffer 317 which outputs a system reference clock pulse output signal SysCLk_-SL to be supplied to the baseband LSI includes buffer circuits OB_-1, OB_-2, OB_-3, ..., OB_-n and a control register CNT_-REG. - 特許庁

フォトダイオード４が蛍光灯１に近接配置されているとともに、蛍光灯１の交流電源２に接続された波形整形回路３が交流電源２の四半周期毎にサンプリング回路５へクロックパルスを出力するようになっている。例文帳に追加

A photo diode 4 is arranged nearby a fluorescent lamp 1 and a waveform rectification circuit 3 connected to an AC power supply 2 of the fluorescent lamp 1 outputs a clock pulse to a sampling circuit 5 at every quarter cycle of the AC power supply 2. - 特許庁

クロック発生回路に供給される第１の動作電圧Ｖｏｕｔの立ち上がりおよび立ち下がりエッジに応じた電圧の変化が、コントロール装置からデータキャリア装置に送る第１および第２のクロックパルス信号ＣＫ，ＩＣＫのいずれか一方に現れるようにする。例文帳に追加

Variation in voltage corresponding to rising and trailing edges of a first operating voltage Vout supplied to a clock generating circuit is made to appear in either of first and second clock pulse signals CK and ICK sent from the control unit to the data carrier device. - 特許庁

リング発振器４２０の各遅延素子からの出力パルス信号と遅延比率に対応する遅延量を有する遅延回路３５０の各遅延素子からの出力パルス信号を重畳することを用いて、パルス幅変調を行い各種パルス幅のクロックパルスを生成することが可能となる。例文帳に追加

Clock pulses having various pulse widths can be generated by performing pulse-width modulation using superposition of output pulse signals from the respective delay elements of the ring oscillator 420 and output pulse signals from the respective delay elements of the delay circuit 350 having delay quantities corresponding to the delay ratio R. - 特許庁

さらに他の方法では、入力クロック信号中にクロックパルスが存在しなくなると、カウンタにより必要な追加クロック数に対応する期間がカウントされ、その期間にわたって内部クロック信号が追加クロックとして出力される。例文帳に追加

In another method in addition, when a clock pulse becomes absent in the input clock signal, a counter counts a period corresponding to the number of required additional clocks, and the internal clock signal is outputted as the additional clocks through the period. - 特許庁

同期信号発生器により伝送される垂直同期信号ＶＤよりフィールドを、水平同期信号より水平ラインを、クロックパルスより１画素のカラーをＯＢ画素積分回路に識別させることによって各々独立に補正量を設定することができる。例文帳に追加

The correction quantities can individually be set by making an OB pixel integrating circuit discriminate a field from a vertical synchronizing signal transmitted from a synchronizing signal generator, a horizontal line from a horizontal synchronizing signal, and the color of one pixel from a clock pulse. - 特許庁

ディレイされた第１及び第２出力信号のローレベル期間に基づくディレイパルスを生成するディレイクロックパルス幅設定回路１２０を上記ディレイパルスが上記リセット信号としてＰＷＭラッチ回路１１４をリセットするように設ける。例文帳に追加

A delay clock pulse width setting circuit 120 which generates delay pulses, according to the low level periods of the delayed 1st and 2nd output signals is provided, so as to make the delay pulses reset the PWM latch circuit 114 as the reset signals. - 特許庁

レベルシフタは、出力イネーブル信号及びゲートクロックに応答してゲートクロックパルスＣＫＶ１，ＣＫＶ２及びゲートクロックバーパルスＣＫＶＢ１，ＣＫＶＢ２を生成し、開始信号及びゲートクロックに応答して１つの開始パルスＳＴＶＰを生成する。例文帳に追加

The level shifter generates gate clock pulses CKV1, CKV2, and gate clock bar pulse CKVB1, CKVB2 in response to the output enable signal, and the gate clock, and generates one start pulse STVR in response to the start signal and the gate clock. - 特許庁

撮像領域１１０の垂直方向両側にバス配線１４０、１５０を設け、撮像領域１１０上のシャント配線１３０の各信号線１３１、１３２、１３３、１３４の両端から垂直転送クロックパルスを供給する。例文帳に追加

Bus wirings 140 and 150 are provided on both sides of an imaging region 110 in the vertical direction and vertical transfer clock pulses are supplied from both ends of each signal line 131, 132, 133 and 134 of shunt wiring 130 above the imaging region 110. - 特許庁

データカウンタ２２は、マイコン１１が出力するシリアル通信用クロック信号ＳＣＬＫのクロックパルス数をカウントし、そのカウント値が予め設定された受信データのビット数に一致すると受信ロード信号を出力する。例文帳に追加

A data counter 22 counts the number of clock pulses of a serial communication clock signal SCLK outputted from a microcomputer 11 and outputs a reception load signal when the count is coincident with the predetermined number of bits of received data. - 特許庁

また、制御クロック信号を送信側と受信側における多重分割処理によって生じる信号遅延時間以上に遅延させて、制御データ信号を構成する各ビットと制御クロック信号のクロックパルスとの同期を担保する。例文帳に追加

In addition, the control clock signal is delayed for over signal delay time generated by multiplex division processing on the transmitting side and the receiving side and synchronization between each bit constituting the control data signal and a clock pulse of the control clock signal is collateralized. - 特許庁

周波数チェック部１４では、その抽出クロックの周期間隔に合わせたクロックパルスをシフトレジスタで生成し、これと新たに入力される抽出クロックとを比較して、タイミングが一致した場合にのみ同期信号パルスを生成する。例文帳に追加

A frequency check section 14 uses a shift register to generate a clock pulse matching with the period interval of the extract clock, compares the clock pulse with an extracted clock newly received and generates a synchronizing signal pulse only when the timing of them matches. - 特許庁

本発明は、測定装置を有するバイナリパルスのビットストリームの特性を判定し、かつ二進化パルスビットストリームの連続パルスに対し各遅延クロックパルス間に電圧閾値レベルを超えるパルス電圧レベルをサンプリングする装置及び方法を開示する。例文帳に追加

This invention discloses a system and method that has a measurement device to discriminate a characteristic of the binary pulse bit stream and samples a pulse voltage level in excess of a voltage threshold level existing between delayed clock pulses in consecutive pulses of the binary pulse bit stream. - 特許庁