「クロックパルス」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

そして、各ＣＰＵ１１，１２は、自らがクロックパルスを出力する直前に、ＲＳフリップフロップ１３の出力信号を取り込んでそれがオン信号か否かを検出し、これに基づき、ＣＰＵの出力周期が変動したか否かを検出する。例文帳に追加

Right before outputting the clock pulses, the CPUs 11 and 12 input the output signal of the RS flip-flop 13, detect whether or not the signal is an ON signal, and detect whether or not the output cycles of the CPUs have varied. - 特許庁

偏波変調器３８は、光再生されたＯＯＫ信号光のマークとスペースで相対的に９０度異なる回転を、光パルス発生装置２８からの光クロックパルスに与えることで、ＯＯＫ信号光を偏波変調信号光に変換する。例文帳に追加

A polarization modulator 38 converts the OOK signal light into polarization-modulated signal light by applying, to an optical clock pulse output from an optical pulse generator 28, rotation different by 90° relatively between a mark and space of the OOK signal light optically reproduced. - 特許庁

リセット端子６をオープンにし、クロック入力端子１にクロックパルスを入力すると、これが第１の分周回路２で分周され信号制御回路４を介してリセット端子６に伝わり、このリセット端子６出力により第１の分周回路２の動作確認ができる。例文帳に追加

When a reset terminal 6 is opened to input a clock pulse to a clock input terminal 1, the frequency of the clock pulse is divided by a first frequency dividing circuit 2 to be transmitted to the reset terminal 6 via a signal control circuit 5, and an operation of the first frequency dividing circuit 2 is confirmed by an output of the reset terminal 6. - 特許庁

演算処理部９は送られたカウント値Ｃ（ｎ）と、制御データ記憶部８に記憶した目標カウント値Ｃ（０）と目標角速度ω０とクロックパルスの周波数ｆｃの比ω０／ｆｃによりローラ１の角度偏差θerrを算出する。例文帳に追加

The computation processing unit 9 computes an angular error θerr of the roller 1 based on a desired count value C(0) stored in a control data memory 8 and the ratio ω0/fc of a desired angular velocity ω0 to a frequency fc of the clock pulse. - 特許庁

そして該推定された周波数および位相を有するパルス信号が生成され、オーディオ信号のリズム構造（ビート数）に応じて該パルス信号から周期的にパルスを選択することにより、オーディオ信号の拍を表すテンポクロックパルス信号を生成する。例文帳に追加

A pulse signal including the estimated frequency and phase is generated, and pulses are periodically selected from the pulse signal according to a rhythm structure (the number of the beat) of the audio signal, and thereby, a tempo clock pulse signal which expresses a meter of the audio signal is generated. - 特許庁

複数の画素を配列したセンサ部と、解像度の変更に応じて、前記センサ部から信号を読み出すためのクロックパルスの周期を及びデューティを変更するように制御する画像処理部とを有することを特徴とする画像処理装置を提供する。例文帳に追加

The image processor has a sensor which is composed of an arrangement of several pixels and an image processing part which controls the change in period and duty of clock pulses for reading out signals from the sensor, in matching with the change in the resolution. - 特許庁

雲台１０のＣＰＵ４０は、ドライバー４２にステッピングモータ４４の回転速度に応じたクロックパルスを与えると共に、ステッピングモータ４４の回転状態が定速、加減速、停止のいずれかによって定電流設定回路４６に各状態の応じた電流値を指示する。例文帳に追加

The CPU 40 of a universal head 10 gives clock pulses to a driver 42 in accordance with the rotational speed of the stepping motor 44, and gives directions of a current value to a constant current setting circuit 46 in accordance with each state, depending on which of a constant speed, acceleration and deceleration, and standstill, the state of rotation of the stepping motor 44 is. - 特許庁

単位時間当りの走行距離計のパルス数、又は走行距離当たりのクロックパルス数にもとづき走行速度を算出し、この走行速度に応じてそれぞれ適正な距離の計測間隔２、４、６、８ｍｍを決定して計測を行う。例文帳に追加

Traveling speed is calculated, based on the number of pulses per unit time of the odometer or on the number of clock pulses per mile, and an appropriate distance interval for measurement is decided to be 2, 4, 6, or 8 mm according to each traveling speed, thus conducting measurement. - 特許庁

整定化時間Ｔｓが経過した後は、フィルタ動作有効化信号φ３をオンにするとともに第１相、第２相クロックパルスφ１、φ２を互いにオン期間が異なるように２相動作させ、スイッチトキャパシタフィルタとして動作させる。例文帳に追加

After the stabilization time Ts expires, the filter operation effect signal ϕ3 is turned on while the first-phase and second-phase clock pulses ϕ1 and ϕ2 are so diphasic-operated as to have different on-periods each other, thus acting as a switched capacitor filter. - 特許庁

エラーレート測定装置１内の各擬似乱数ビット列発生器３ａ〜ｃは、クロック発生器２から入力されるクロックパルスに基づいて送信データａ〜ｃを生成し、外部に接続されたデジタル変調部４ａ〜ｃに出力する。例文帳に追加

Respective pseudo-random number bit sequence generators 3a to 3c inside an error-rate measuring apparatus 1 generate transmission data (a) to (c) on the basis of clock pulses which are input from a clock generator 2, and they are output to digital modulation parts 4a to 4c connected at the outside. - 特許庁

さらに、パック電池は、電気機器２０の要求信号を検出することなく、また、クロック回路１４を電気機器２０のクロックに同期させることなく、内蔵するクロック回路１４のクロックパルスに基づいて送信部１５を介して情報信号を電気機器２０に出力している。例文帳に追加

Furthermore, the battery pack outputs the information signal to the electric equipment 20 via the transmitter 15, based on the clock pulse of the built-in clock circuit 14, without detecting the request signal of the electric equipment 20 and without synchronizing the clock circuit 14 with the clock of the electric equipment 20. - 特許庁

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。例文帳に追加

A vertically transferred clock pulse Vϕ2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section. - 特許庁

運動時において上記脈拍数が上限値と下限値との間にある間は、ＣＰＵ３０８は、発振回路３１１および分周回路３１２より供給されるクロックパルスに基づく間隔で、ＲＡＭ３０９に記憶されている累積時間をインクリメントする。例文帳に追加

At the time of an exercise, as long as the pulse rate stays between the upper limit value and the lower limit value, a CPU 308 increases an accumulated time which is stored in a RAM 309 with an interval based on a clock pulse which is fed from an oscillation circuit 311 and a dividing circuit 312. - 特許庁

ＲＦ通信用半導体集積回路のディジタルインターフェースからベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号の高調波によるＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減すること。例文帳に追加

To reduce leakage of an interference signal to the frequency band of a transmission signal for communication of DCS1800 and PCS1900 caused by the higher harmonic wave of a system reference clock pulse output signal to be supplied to a baseband LSI from the digital interface of a semiconductor integrated circuit for RF communication. - 特許庁

本発明のＣＰＵ側のクロックパルス列に同期しない非同期信号を扱う非同期回路であって、非同期信号を入力信号として受け、入力信号に基づいて擬似クロックを生成する擬似クロック生成手段１３を備える。例文帳に追加

The asynchronous circuit which processes an asynchronous signal that is not synchronous to a clock pulse string of a CPU side of the invention comprises a pseudo-clock generating means 13, which receives the asynchronous signal as an input signal and generates a pseudo-clock based on the input signal. - 特許庁

負荷素子駆動回路装置１０Ａは、基準クロック信号ＣＬＫのクロックパルスの計数値が４８になったときに、１クロック周期に相当する期間だけイネーブル信号enableを出力するカウンタ１６Ａと、シフトレジスタ１２とラッチ回路１４との間に挿入された選択回路２２と有する。例文帳に追加

A load element drive circuit device 10A has a counter 16A for outputting an enable signal enable only for a period equivalent to 1 clock cycle when count value of a clock pulse of a reference clock signal CLK reaches 48, and a selection circuit 22 inserted between a shift register 12 and a latch circuit 14. - 特許庁

中央局の受信確認信号は、周期的なクロックパルスに同期して送信し、端末局は受信した受信確認信号に同期したクロック信号を生成し、当初の非同期状態から同期状態でパケット送信を行う形態に移行する。例文帳に追加

The mode of the packet transmission is shifted from an initial asynchronous state to a synchronous state, where the reception confirmation signal of the central station is transmitted in synchronization with a periodic clock pulse, and the terminal station generates a clock signal synchronized with the received reception confirmation signal. - 特許庁

時間アキュムレータ（１０）は、現在時刻（７０）を保存する第１のレジス（６０）タと、クロック信号（９０）のクロックパルス（２００）と関連するオリジナルの時間増分（３０）によって乗算された乗数に対応した時間増分値（３５）を保存する第２のレジスタ（２０）とを含んでいる。例文帳に追加

The time accumulator 10 comprises a first register 60 for storing the present time 70, and a second register 20 for storing time increment value 35 corresponding to multiplier multiplied by an original time increment 30 relevant to the clock pulse 200 of a clock signal 90. - 特許庁

自己走査型発光素子アレイ１００の駆動信号ライン２１０は、駆動用トランジスタＱ_I のコレクタに接続され、クロックパルスφ１，φ２ライン１１１，１１２は、駆動用トランジスタＱ１，Ｑ２のコレクタにそれぞれ接続されている。例文帳に追加

A drive signal line 210 in the self-scanning type light emitting element array 100 is connected to the collector of a driving transistor (TR) QI, and clock pulse ϕ1, ϕ2 lines 111, 112 are respectively connected to the collectors of respective driving TRs Q1, Q2. - 特許庁

センサ素子２２〜２６の出力する各アナログ信号がそれぞれ変換された各１ビットディジタル信号とクロックパルス信号とを重畳した４ビットディジタルデータを多値のアナログ多重信号に変換し、Ａ／Ｄ変換器６２に供給する。例文帳に追加

Four-bit digital data obtained by superposing each 1-bit digital signal converted from each of analog signals outputted from sensor elements 22 to 26 to a clock pulse signal are converted into a multi-valued analog multiplex signal, which is supplied to an A/D converter 62. - 特許庁

複数のノードが逆流防止スイッチを介して接続され、各ノードにコンデンサを介してクロックパルス源が接続されたチャージポンプ回路において、少なくとも一部のノードに対して積極的リークパスが接続されているチャージポンプ回路を提供する。例文帳に追加

In this charge pump circuit which is connected with a plurality of nodes through a counterflow prevention switch, and with a clock pulse source through a capacitor at each of the nodes, a charge circuit connected to a positive leak pass is connected at least to a part of the nodes. - 特許庁

電源オンから整定化時間Ｔｓが経過するまでは、フィルタ動作有効化信号φ３をオフにするとともに第１相、第２相クロックパルスφ１、φ２をともにオンにして、アナログスイッチＳ１１〜Ｓ２６をオン、アナログスイッチＳ３７をオフにする。例文帳に追加

Before a stabilization time Ts expires after a power source is turned on, a filter operation effect signal ϕ3 is turned off while first-phase and second-phase clock pulses ϕ1 and ϕ2 are both turned on, so that analogue switches S11-S26 are turned on and an analogue switch S37 is turned off. - 特許庁

この場合、加算器２３の出力が順次増大し、そして、キャリイ信号”１”が出力された時点において、フリップフロップ２５の出力は１クロックパルス前の時点のキャリイアウト端子ＣＯの信号であることから”０”であり、この結果、ＥＮＯＲ２６の出力が”０”となる。例文帳に追加

In this case, the output of an adder 23 gradually increases and when a carry signal '1' is outputted, the signal of a carry-out terminal CO which is one clock pulse precedent appears at the output of a flip-flop 25 and is therefore '0', so that an ENOR 26 outputs '0'. - 特許庁

この結果、クロックパルスの欠如等の異常を検出した場合は、異常が検出された周波数を通知するアラーム表示信号をクロック状態表示部７に出力すると共に、エラー信号を３桁１０進カウンタ８に出力する。例文帳に追加

As a result, when the clock discrimination section 5 detects a fault of the clock pulses, such as missing of the pluses, the clock discriminating section 5 outputs an alarm indication signal denoting a frequency, whose fault is detected to a clock state display section 7 and outputs an error signal to a three-digit decimal counter 8. - 特許庁

パック電池は、デジタル信号を演算処理するクロックパルスを発生するクロック回路１４と、情報信号を電気機器２０に送信する送信部１５を備える内蔵デジタル回路１２と、この内蔵デジタル回路１２を電気機器２０に接続するための通信端子３２とを有する。例文帳に追加

The battery pack has a clock circuit 14 which generates clock pulses for calculating a digital signal, a built-in digital circuit 12 which is equipped with a transmitter 15 for transmitting an information signal to electric equipment 20, and a communication terminal 32 which is used to connect the built-in digital circuit 12 to the electric equipment 20. - 特許庁

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。例文帳に追加

A vertically transferred clock pulse V_ψ 2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section. - 特許庁

水平クロックパルスＨＣＫ，ＨＣＫＸの位相合わせを行うための位相調整回路を設けることで、電源ライン、接地ラインの電位に揺れノイズが大きく発生し、また水平駆動系のレイアウト面積も大きくなるとともに消費電力も増大する。例文帳に追加

To solve the problems that large wobble noise is generated in the potential of power source lines and grounding lines and the layout area of a horizontal driving system is increased and electric power consumption is increased by providing a display device with a phase adjustment circuit for performing phase matching of horizontal clock pulses HCK and HCKX. - 特許庁

選択時間設定器４３は、検出された受信電界強度の内の最小値Ｌｍを受信電界比較器４１から入力し、テーブル４２を参照してＬｍ対応の選択時間Ｔを読み出し、可変クロック生成器はこの選択時間Ｔが経過したときにクロックパルスＣＬＫを発生する。例文帳に追加

A selection time setter 43 inputs the minimum value Lm via a receiving field comparator 41 among those detected receiving field intensity and reads selection time T corresponding to the value Lm by referring to a table 42, and a variable clock generator generates a clock pulse CLK when the time T elapsed. - 特許庁

順シフト動作において、双方向シフトレジスタの後尾段に当たる第（ｎ＋４）段の単位レジスタ回路は、基準点Ｎ１がＨレベルのとき、第（ｎ＋４）段の単位レジスタ回路に入力されるクロックパルスＶ（ｎ＋４）に同期してパルスＧ（ｎ＋４）を出力する。例文帳に追加

In forward shift operation, a unit register circuit in an (n+4)th-stage corresponding to a tail stage of the bidirectional shift register outputs a pulse G(n+4) in synchronism with a clock pulse V(n+4) input to the unit register circuit in the (n+4)th stage when a reference point N1 is at H level. - 特許庁

そして、サンプリング回路５がクロックパルスおよびフォトダイオード４の出力信号に応じて交流電源２の四半周期毎にデジタル信号を出力し、そのサンプリング回路５の出力状況に応じて異常検出回路７が蛍光灯１の状態を判定する。例文帳に追加

Then, the sampling circuit 5 outputs a digital signal at every quarter cycle of the AC power supply 2 according to an output signal of the clock pulse and the photo diode 4, and based on the output state of the sampling circuit 5, an abnormality detecting circuit 7 judges the status of the fluorescent lamp 1. - 特許庁

そして、リセット信号ＲＥＳＥＴｎの立ち上がりにおいてデータＰＣＩＮがディレイフリップフロップ５５に読み込まれ、以後、クロックパルスＣＫのタイミングにおいてカウンタユニット５１−０〜５１−１９の出力が逐次インクリメントされる。例文帳に追加

Then, the data PCIN are read into the delay flip-flop 55 at the rise of a reset signal RESETn and afterwards, outputs of the counter units 51-0 to 51-19 are successively made increment in the timing of a clock pulse CK. - 特許庁

ＣＰＵ１５は、自己のクロック発振器のクロックパルスに基づき時間をカウントを開始し（Ｓ１１）、立上りエッジが検出されなければ（Ｓ１２で「Ｙ」）、時間Ｔｓ（基準時間）カウントされたときにデータ信号Ｄ２を読み取る（ステップＳ１５）。例文帳に追加

A CPU 15 starts counting of time based on a clock pulse of an own clock oscillator (S11), and reads a data signal D2 when the time Ts (reference time) is counted (step S15) unless a rising edge is not detected ('Y' in S12). - 特許庁

この構成によれば、スタート信号ＳＰとクロックパルス信号ＣＬＫとを利用した解像度の指示を、スタート信号ＳＰのパルス幅を変更することなく行うことができるため、画像の読み取りを開始するまでに要する時間を短縮することができる。例文帳に追加

According to this configuration, since the instruction of the resolution using the start signal SP and the clock pulse signal CLK can be performed without changing the pulse width of the start signal SP, the time required for starting to read an image can be shortened. - 特許庁

出力回路７０には、入力パルス信号の入出力を制御するトランスファーゲート回路をなすトランジスタｐ４，ｎ４を設け、出力回路７０を駆動するクロックパルスＣＫ２を、このトランスファーゲート回路の入力側に入力する。例文帳に追加

In the output circuit 70, transistors p4 and n4 constituting the transfer gate circuit for controlling the input/output of the input pulse signal are disposed, and the clock pulse CK2 for driving the output circuit 70 is input to the input side of the transfer gate circuit. - 特許庁

任意の時間でクロックパルスの周期または位相を制御することが可能であってクロック発生回路全体を１チップの集積回路にすることが可能なクロック発生装置、基板および画像形成装置ならびにクロック発生方法を提供する。例文帳に追加

To provide a clock-generating device which can control the period or phase of a clock pulse in arbitrary time period and the whole clock generation circuits of which is made into the integrated circuit of one chip, and to provide a substrate, an image-forming device and a clock generating method. - 特許庁

例えばＣＭＯＳ型の固体撮像装置において、撮像領域部を２次元アレイ状に構成する各単位セルに、電圧降下及び電圧波形の劣化を極力低減した適正なクロックパルスを、チップサイズを拡大させることなく供給する。例文帳に追加

To supply an appropriate clock pulse whose voltage drop and deterioration of a voltage waveform are reduced as much as possible to respective unit cells which constitute an image pickup region in a two-dimensional array shape without enlarging a chip size in a CMOS-type solid-state image pickup device. - 特許庁

電荷転送装置の画素間引き駆動において、転送レジスタ部の最終段の転送部に印加するクロックパルスφ_LHによるカップリングやノイズの影響を少なくし、また、駆動スピードを早めた場合にも後段の信号処理を容易にする。例文帳に追加

To reduce effect due to coupling, noise, or the like, and also fully obtain the period of reference potential on an output waveform even if a drive speed is increased for facilitating signal processing at a later stage by adding the signal charge of a plurality of pixels at the transfer part of the final stage of a charge transfer resistor. - 特許庁

エンコーダ信号の周期を検出する周期カウンタは、モータの回転開始後、所定位置X1まで移動（カウントアップ）したところからその動作を開始し、エンコーダエッジを検出してから次のエッジを検出するまでの間、外部クロックパルスをカウントアップしていく。例文帳に追加

A periodic counter for detecting the cycle of an encoder signal starts operation from the point at which the motor moves to a prescribed position X1 (countup) after the starting of the revolution thereof, and counts an external clock pulse during a period from the detection of an encoder edge to the detection of a next encoder edge. - 特許庁

スイッチ駆動回路は、入力電圧Ｖｉｎおよび電荷転送用キャパシタＣ１〜Ｃｎの非接地側の電極に共通接続されて、それらの最大電圧Ｖｍａｘ を抽出して、それに基づいて昇圧したクロックパルスφｉｊを生成する。例文帳に追加

The switch drive circuit is commonly connected to the electrode on a non-ground side of capacitors C1-Cn for transferring an electric charge and input voltage Vin, to extract a maximum voltage Vmax, based on which a stepped-up clock pulse ϕij is generated. - 特許庁

特に、クロック駆動回路６９の３つの出力クロックパルスＣＫ１Ｒ，ＣＫ２Ｒ，ＣＫＣを波形整形回路８０で波形整形した２相のクロックＣＫ１，ＣＫ２により、走査回路部１００を駆動しているので、クロック駆動回路６９の出力端子数を削減できる。例文帳に追加

Particularly, the scanning circuit part 100 is driven by two-phase clocks CK1, CK2 which are made by undergoing waveform shaping of three output clock pulses CK1R, CK2R, CKC of the clock drive circuit 69 by a waveform shaping circuit 80, and thus the number of output terminals of the clock drive circuit 69 can be reduced. - 特許庁

異常検知部は、制御部１１からのクロックパルスをアナログ量に変換するアナログ量変換部１２と、アナログ量変換部１２で変換されたアナログ量を所定の閾値と比較するアナログ量比較部１３とから構成されている。例文帳に追加

The abnormality detection part comprises: an analog quantity conversion part 12 for converting the clock pulse from the control part 11 to an analog quantity; and an analog quantity comparison part 13 for comparing the analog quantity converted by the analog quantity conversion part 12 with a prescribed threshold. - 特許庁

電流量計測部240は、検出電流を蓄積する電流蓄積部241と、電流蓄積部241に蓄積された電荷量が所定の閾値を超えたことを判定して判定信号を出力する蓄積量判定部242と、判定信号の出力に応じてクロックパルスの計数を開始するカウント部243と、を備える。例文帳に追加

The current amount measuring part 240 is equipped with a current accumulating part 241, which accumulates the detection current, an accumulation amount determining part 242 which determines that an electric charge accumulated in the current accumulating part 241 exceeds a prescribed threshold, and outputs a determination signal, and a count part 243 which starts counting of a clock pulse according to the output of the determination signal. - 特許庁

ステップパルスジェネレーターからステップパルスを被測定物に入射し、特性インピーダンスを測定する特性インピーダンス測定装置において、クロックパルスジェネレーターを用いて測定して算出した特性インピーダンスが、被測定物の特性インピーダンスとの測定周波数に起因する差異を減少できる、特性インピーダンス測定装置およびその測定方法を提供する。例文帳に追加

To provide a characteristic impedance measuring system and its measuring method which can input a step pulse from a step pulse generator to an object to be measured, and reduce the difference from the characteristic impedance of the object to be measured caused by a measuring frequency of the characteristic impedance measured by using a clock pulse generator and calculated. - 特許庁

第４ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタのゲートは、第１中間ノードに連結され、第６ＮＭＯＳトランジスタのゲートは、クロックパルス信号に連結され、第４ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタとの間の第２中間ノードは、第２ラッチによりそのロジックレベルが維持される。例文帳に追加

Each gate of the fourth PMOS transistor and the fifth NMOS transistor is connected to the first intermediate node, a gate of the sixth NMOS transistor is connected to the clock pulse signal, and a second intermediate node between the fourth PMOS transistor and the fifth NMOS transistor is brought into its logic level maintained by a second latch. - 特許庁

投光部側と受光部側にそれぞれ発振回路を有している非同期型の光電センサの場合でも、擬似的に同期信号を作成して、入力パルス信号に対して受光部側のクロックパルスの位相が進んだり、遅れたりした場合でも、誤動作せずに、受光したパルス信号を正確に回路処理できるようにすること。例文帳に追加

To accurately apply circuit processing to a received optical pulse signal without malfunction even when a phase of a clock pulse of a light receiving side is advanced or delayed with respect to an input pulse signal by generating a synchronizing signal in a pseudo way even in the case of an asynchronous type photoelectric sensor wherein an oscillation circuit is respectively provided on a light projection side and a light receiving side. - 特許庁