「トランジスタ寸法」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

寸法安定性に乏しいプラスチック基材を用いて薄膜トランジスタ基板を製造する際に加わる熱や雰囲気によっても、薄膜トランジスタを構成する電極や半導体薄膜にクラックが生じることがなく且つ剥離し難い薄膜トランジスタ基板を提供する。例文帳に追加

To provide a thin-film transistor substrate which does not cause cracking in the electrode or a semiconductor thin film constituting the thin-film transistor nor exfoliate easily even with heat or atmosphere when a thin-film transistor substrate is produced using a plastic base exhibiting poor dimensional stability. - 特許庁

ドレイン出力端子を有するＭＯＳトランジスタを含む半導体集積回路装置において、ＭＯＳトランジスタの寸法を大きくすることなく、そのＥＳＤ耐量を改善すること。例文帳に追加

To improve ESD withstand in a MOS transistor without increasing the dimensions of the MOS transistor in a semiconductor integrated circuit device including the MOS transistor having a drain output terminal. - 特許庁

印刷法により、プラスチックフィルムを基板として用いて、高寸法精度の有機トランジスタを形成することができる有機トランジスタの形成方法を提供する。例文帳に追加

To provide a method of forming an organic transistor which can form an organic transistor having high dimension accuracy by using a plastic film as a substrate by a printing method. - 特許庁

半導体集積回路にはＭＯＳトランジスタが形成される素子活性領域のゲート長方向の寸法を考慮してＭＯＳトランジスタのレイアウト構造が決定されている。例文帳に追加

The layout structure of the MOS transistor is decided in the semiconductor integrated circuit by considering a size in a gate lengthwise direction of an element active region where the MOS transistor is formed. - 特許庁

その際、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのキャリア移動度が平衡するように、前記構造の寸法・形状を設定する。例文帳に追加

Size and shape of the structure are set so as to balance carrier mobilities between the p-channel MOS transistor and the n-channel MOS transistor. - 特許庁

ＣＭＯＳトランジスタの動作時にゲート電極の空乏化を防ぎ、かつ、N型及びP型トランジスタでゲート電極寸法に差異が生じない半導体装置の製造方法を提供する。例文帳に追加

To provide the manufacturing method of a semiconductor device that prevents the depletion of a gate electrode at a time when CMOS transistor is operated and never causes differences in gate electrode dimensions of N-type and P-type transistors. - 特許庁

両ＭＯＳバラクタ１３，１４は、各々ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２と全く同じ寸法構造ないしは２倍のチャネル面積を有する。例文帳に追加

Both the varactors 13 and 14 have entirely the same size structure as those of the transistor 11 and the transistor 12 or twice the channel area. - 特許庁

また、所望の電流容量を与えるトランジスタは、幾何学的寸法が、実質的に同一サイズである複数の単位バイポーラトランジスタを、互いに電気的に並列接続することにより構成する。例文帳に追加

In addition, transistors that give predetermined current capacitance are configured by electrically connecting a plurality of unit bipolar transistors where geometric dimensions are substantially the same mutually. - 特許庁

寸法ずれによりゲート長が「ΔＬ」だけ長くなった場合、クロックドライバを構成するトランジスタのゲート長は「Ｌ＋α＋ΔＬ」となり、フリップフロップ群を構成するトランジスタのゲート長は「Ｌ＋ΔＬ」となる。例文帳に追加

When a gate becomes longer by a length ΔL due to dimensional deviation, the gate of a transistor that forms a clock driver becomes 'L+α+ΔL' in length, and the gates of transistors that form a flip-flop group become as long as 'L+ΔL'. - 特許庁

この構成により、活性領域Ａ、素子分離領域ＩＳの寸法を変更することなく、ｎチャネルトランジスタＱｎとｐチャネルトランジスタＱｐの駆動電流をともに増加させることができる。例文帳に追加

In this configuration, the both driving currents in the n-channel transistor Qn and the p-channel transistor Qp can be increased without changing the sizes of the active regions A and the device isolation region IS. - 特許庁

ベース形成用のエミッタコンタクトマスク１０の寸法を変倍とし、高周波特性を重視したトランジスタ３１とＥＳＤ耐量を向上させたトランジスタ３２とをチップ内で混在させる。例文帳に追加

A dimension of an emitter contact mask 10 for forming a base is made variable, and a transistor 31 attaching importance to high frequency property and a transistor 32 having an improved ESD resistance coexist in a chip. - 特許庁

縦型チャネルを有するトランジスタにおいて、ドレインあるいはソース電極のコンタクト抵抗を低減し、かつ微細チャネル寸法とする。例文帳に追加

To reduce the contact resistance of a drain or a source electrode and form a short channel dimension in a transistor having a vertical channel. - 特許庁

具体的には、本発明は、縮小された寸法を特徴とする電界効果トランジスタにハロー構造の注入物を形成するのに使用される。例文帳に追加

Concretely, the invention is used so that an implanted object of a halo structure is formed in a field-effect transistor which features a reduced size. - 特許庁

半導体装置の回路パターンレイアウトに起因するトランジスタ特性やゲート寸法のばらつきを抑止する。例文帳に追加

To suppress the variations of the transistor characteristic and gate dimension of a semiconductor device which is caused by the circuit-pattern layout of the semiconductor device. - 特許庁

半導体装置の製造工程において、ＭＯＳトランジスタのゲート電極のような微細な加工パターンの寸法を高精度に制御する。例文帳に追加

To accurately control the dimensions of a fine working pattern such as a gate electrode of a MOS transistor in a manufacturing process for a semiconductor device. - 特許庁

製品ウェハにおけるトランジスタ寸法での、金属不純物量を予測可能とする不純物量予測方法を提供する。例文帳に追加

To provide an impurity amount prediction method, capable of predicting a metal impurity amount in a transistor size of a product wafer. - 特許庁

増幅回路はゲート長寸法が同一で並列配置される第１及び第２のフィンガーを有するトランジスタから構成される。例文帳に追加

The amplifier circuits comprise transistors having first and second fingers which are equal in gate length and arranged in parallel. - 特許庁

工程数を増やさなくても寸法精度が高くなり、かつトランジスタを小型化できる半導体装置を提供する。例文帳に追加

To provide a semiconductor device wherein dimensional accuracy can be improved without increasing the number of steps and transistors can be made compact. - 特許庁

電界効果トランジスタを構成する高周波半導体装置の寸法を小さくするとともに、放熱性能を高めることができるようにする。例文帳に追加

To reduce the size of a high-frequency semiconductor device constitut ing a field-effect transistor, and to improve its heat radiating performance. - 特許庁

第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルである。例文帳に追加

The first and second flip-flop cells have a plurality of transistors arranged in regions of the same size in a common transistor arrangement pattern, and also have wiring in mutually different wiring patterns which interconnect the plurality of transistors to constitute flip-flop circuits, thereby constituting the flip-flop circuits which use at least single transistors of the same size, arranged at identical positions in the respective regions, at different positions of the circuits. - 特許庁

半導体基板上であって絶縁ゲート電界効果トランジスタの形成される素子活性領域が溝素子分離領域で囲繞され、絶縁ゲート電界効果トランジスタのゲート電極の溝素子分離領域を跨る領域で上記ゲート電極パターンの寸法が太くなっている。例文帳に追加

On a semiconductor substrate, an element active region, where an insulated gate field effect transistor is formed, is enclosed with a channel element isolation region, with the gate electrode pattern being thicker in the region striding the channel element separation region of the gate electrode of the insulating gate field effect transistor. - 特許庁

書き込み動作や読み出し動作を確実にすることに伴うトランジスタ寸法への制約条件を抑制し、使用トランジスタ数を少なくし、読み出し専用線を不要とするＳＲＡＭセル回路およびその駆動方法を提供する。例文帳に追加

To provide an SRAM (Static Random Access Memory) cell circuit which makes a dedicated read line unnecessary by suppressing limiting conditions on transistor dimensions in ensuring certain write operation and read operation and reducing the number of transistors used, and to provide its driving method. - 特許庁

ゲート電極とソース電極及びドレイン電極間の位置合わせの必要がなく、また仕上がり寸法にずれが生じても、高いオン／オフ比と高速動作の双方を得ることが可能となる電界効果トランジスタ及び電界効果トランジスタの製造方法を提供する。例文帳に追加

To provide a field effect transistor that dispenses with the alignment among a gate electrode, a source electrode, and a drain electrode, and can obtain both of a high on/off ratio and high-speed operation even if finishing dimensions deviate, and to provide a method for manufacturing the field effect transistor. - 特許庁

短チャネル効果が顕著に現れるような設計寸法であったとしてもセルトランジスタのオフ電流を抑制することができ、さらにセルトランジスタのキャパシタ側拡散層の接合部におけるリーク電流を抑制できるようにする。例文帳に追加

To suppress an off-current in a cell transistor even if the transistor has a designed size that allows a significant short channel effect to occur, and to suppress a leak current from a joint on the capacitor side diffusion layer of the cell transistor. - 特許庁

メモリセルを構成するフローティングゲートトランジスタ（ＦＴＲ）のフローティングゲート（ＦＧ）とドレインコンタクト（１４）の距離λｍは、周辺トランジスタ（ＰＨ）の制御ゲート（ＣＧ）とコンタクト（ＣＴ）の間の最小設計寸法に基づいて定められる距離λよりも大きくする。例文帳に追加

The distance λm between the floating gate (FG) and a drain contact (14) of a floating gate transistor (FTR) which constitutes a memory cell is set larger than a distance λ determined based on the minimum designed size between a control gate (CG) and a contact (CT) of a peripheral transistor (PH). - 特許庁

トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減可能なＭＯＳ型の固体撮像装置を提供する。例文帳に追加

To provide a MOS-type solid-state image pickup device for reducing in principle a 1/f noise without enlarging a gate dimension L and a dimension W of an activated region in a transistor, or without increasing the gate insulating film capacity Cox. - 特許庁

従来よりもゲート寸法が縮小され、高周波性能の高い電界効果トランジスタを、均一なゲート寸法でかつ低コストで提供すること。例文帳に追加

To provide a field effect transistor with a uniform gate size at low cost, wherein the transistor has a smaller gate size and higher-frequency performance than before. - 特許庁

位置合わせの問題がなく、また仕上がり寸法が設計寸法からずれても10^6以上のオン／オフ比と高速動作の両方を満たす電界効果トランジスタの製造方法を提供することである。例文帳に追加

To provide a method for manufacturing a field-effect transistor having no positioning problem and satisfying both of an ON/OFF ratio ≥10^6 and high-speed operation even when measurement is deviated from design dimensions. - 特許庁

さらにこの静電破壊保護素子は、静電破壊から保護する内部回路を構成するＮＰＮバイポーラトランジスタの高濃度のエミッタ取り出し領域とコレクタ領域の間隙寸法より小さく設定されている。例文帳に追加

A dimension of the electrostatic discharge damage protection element is formed smaller than the gap between a highly concentrated emitter extraction region and the collector region of the NPN bipolar transistor composing the internal circuit protected from the electrostatic discharge damage. - 特許庁

本発明の目的は、コードイオン注入用マスクの開口部寸法のばらつきを低減し、その結果としてトランジスタの閾値のばらつきを低減させる製造方法を提供することである。例文帳に追加

To provide a manufacturing method for reducing the unevenness of the opening part size of a mask for code ion injection and reducing the unevenness of the threshold value of a transistor as the result. - 特許庁

寸法ばらつきの少ない微細なゲートパターンを備えた半導体装置であって、トランジスタ領域からのリークによる誤動作のない信頼性の高い、比較的小サイズの半導体装置を提供する。例文帳に追加

To provide a semiconductor device of relatively small size which will not malfunction due to leakage from a transistor region and has high reliability as a semiconductor device equipped with fine gate patterns with small size variance. - 特許庁

ＭＯＳ型トランジスタのゲート電極・配線又はメタル配線等のライン状パターンを形成するときに、マスクパターンレイアウトの違いに起因して寸法ばらつきが生じることを防止する。例文帳に追加

To prevent size valuation due to difference in a mask pattern layout when a linear pattern of a gate electrode/wiring or metal-wiring of a MOS transistor. - 特許庁

ゲート寸法の制御も含めてＨｉｇｈ−ｋゲート絶縁膜を有する微細化トランジスタを安定して供給できる半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device capable of supplying a microfabrication transistor having a High-k gate insulating film stably including control of gate dimensions, and to provide its manufacturing method. - 特許庁

上方から見たソース１１ｓとゲート電極７の間の距離ＡはＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。例文帳に追加

A distance A between the source 11s and the gate electrode 7 when viewing them from above is set to have such a dimension that the MOS transistor has the drain current-temperature characteristic in which a drain current increases with respect to a temperature rise. - 特許庁

そのためには、入力用ＭＯＳトランジスタの素子寸法や不純物濃度等を適切に選択し、そのゲート−ソース間電圧の上昇に対しチャネル電流がスーパーリニアに増加する範囲を用いればよい。例文帳に追加

It may be enough therefor to appropriately select an element dimension or impurity concentration of the input MOS transistor and to use a range of superlinearly increasing the the channel current with respect to increase of the gate-source voltage. - 特許庁

スイッチングトランジスタ全体でのゲート幅をメモリセル寸法の２倍確保することができるので、メモリセルが微細化されても電流駆動能力を確保できる。例文帳に追加

Since gate widths of the switching transistors as a whole can secure twice the dimension of the memory cell, the current driving ability is secured even though the memory cell is micronized. - 特許庁

プロセス微細化に伴うトランジスタ寸法のばらつきがさらに増大しても、ＬＳＩの適切な設計を可能とし、タイミングマージンを削減して、高速製品の開発を可能とする。例文帳に追加

To properly design LSI even if the variation in transistor dimension increases due to process miniaturization and to develop high-speed products by reducing timing margins. - 特許庁

複数の光電変換素子で画素読み出し回路を共有する際に、光電変換性能を劣化させることなく、画素寸法縮小化に伴うリセットトランジスタとウエルコンタクト間の電界を緩和すること。例文帳に追加

To mitigate an electric field between a reset transistor and a well contact, caused by the reduction of a pixel dimension, without deteriorating photoelectric conversion performance when a pixel reading circuit is shared by a plurality of photoelectric conversion elements. - 特許庁

本開示の基板は、少なくとも部分的に、引湿性膨張に対する高い耐性、ならびに、比較的高いレベルの熱安定性および寸法安定性により、薄膜トランジスタ用途に特に良好に適している。例文帳に追加

The substrates of the this disclosure are particularly well suited for thin film transistor applications, at least partly because of high resistance to hygroscopic expansion and relatively high levels of thermal and dimensional stability. - 特許庁

トランジスタの拡散領域と素子分離領域との境界からなる段差部分に起因したゲート寸法の変形を防止する有効な補正パターンを簡便に生成できるようにする。例文帳に追加

To easily form a correction pattern effective for preventing the deformation of a gate size occurring in the level difference portion consisting of a boundary between the diffusion region and element separation region of a transistor(TR). - 特許庁

メモリセルの寸法を微細化し、メモリセルでの動作を改善するための、トランジスタを備えた相変化ランダムアクセスメモリデバイス、およびメモリデバイスを形成する方法を提供する。例文帳に追加

To provide a phase change random access memory with a transistor for enhancing operation in a memory cell by micro-fabricating the memory cell in dimension, and method for fabricating the memory device. - 特許庁

本発明は、フレキシブル性を有しながらも十分なガスバリア性を示す上に、高い寸法安定性を有する電界効果型トランジスタを提供することも目的とする。例文帳に追加

To provide a field-effect type transistor which exhibits a sufficient gas-barrier quality while having a flexibility, and further, has a high dimensional stability. - 特許庁

接合型のゲートをもつトランジスタ（ＪＦＥＴ，ＳＩＴ，ＢＳＩＴなど）で、チャネル巾の寸法をゼロ（ピンチオフとよばれる）付近にとることにより、片側−端子とゲートを結合した構造の、整流素子ができる。例文帳に追加

A rectifying device having a structure in which a terminal of one side is connected with a gate is attained by determining a channel width to be about zero (so-called 'pinch-off') in a transistor composing a junction-type gate (JFET, SIT, BSIT and, etc.). - 特許庁

駆動用トランジスタの移動度や寸法のばらつきが駆動電流に与える影響を低減可能な表示装置及びそのような表示装置の駆動方法を提供すること。例文帳に追加

To provide a display device capable of reducing the influence that a driving current is affected by the mobility and dimensional variation of a driving transistor, and also to provide a method of driving the display device. - 特許庁

細線効果に対する寸法マージンを高め、ＭＯＳトランジスタや高周波バイポーラデバイスの微細化を可能とする半導体装置の製造方法を提供する。例文帳に追加

To provide a manufacturing method of a semiconductor device which enhances dimensional margin with respect to fine line effect, and enables making an MOS transistor and a high-frequency bipolar device fine. - 特許庁