「メモリ・セル」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

チャージ・シェアリング回路は、メモリ・セルの読み出しアクセスに関連して所与のビット線の電圧を低下させるように所与のビット線上のある量の電荷を除去するように動作する。例文帳に追加

The charge sharing circuit is operative to remove an amount of charge on the given bit line so as to reduce a voltage on the given bit line in conjunction with a read access of the memory cell. - 特許庁

Ｆが最小リソグラフィ寸法である場合に４．５Ｆ２以下のサイズを有する半導体メモリ・セルに関する構造および製造方法を提供する。例文帳に追加

To provide a structure related to a semiconductor memory cell whose size is less than 4.5F2 in a case where F denotes the minimum dimension of a lithography techinique, and a manufacturing method thereof. - 特許庁

複数のビット線およびこのビット線に接続された複数のメモリ・セルを含むメモリ回路と共に使用するためのシングルエンド・センシング回路を提供すること。例文帳に追加

To provide a single-ended sensing circuit for use with a memory circuit including a plurality of bit lines and a plurality of memory cells connected to the bit lines. - 特許庁

第１ソース・ローカル相互接続ＬＩ１は、第１方向に実質的に延在する長さを有し、ＥＥＰＲＯＭアレイ３０内にある全てではないが一部のメモリ・セルを電気接続する。例文帳に追加

The source local mutual connection L11 has length extending substantially to the first direction, and connects electrically one part of the memory cells being not all cells existing in an EEPROM array 30. - 特許庁

第１のトンネル接合を飛ばすと、該第１のトンネル接合に短絡が生じ、該選択されたメモリ・セルの抵抗が第１の状態から第２の状態に変化する。例文帳に追加

When the first tunnel junction is skipped, short-circuitting happens on the first tunnel junction, and a resistance of the selected memory cell changes from a first state to a second state. - 特許庁

基準層５４の軸を外した配向の角度は、磁気メモリ・セル４０に対する読み取り操作中に得られる信号を強めるように選択されている。例文帳に追加

The angle of an orientation excluding the easy axis of magnetization of the reference layer 54 is selected so as to reinforce a signal which is obtained during a readout operation with reference to the magnetic memory cell 40. - 特許庁

不揮発性メモリの機能を発揮させるために、プログラミング電圧をワード線、ビット線、トランジスタ、および容量記憶デバイスからなるＤＲＡＭメモリ・セルに印加する。例文帳に追加

Programming voltage is applied to a DRAM memory cell consisting of word lines, bit lines, transistors, and capacitive storing devices to fully employ the functions of a non-volatile memory. - 特許庁

メモリ（２６）は、行および列に配列され、複数の電流端子（３０）を有するメモリ・セル（２９）のアレイを有し、複数の電流端子の各々に電流が順次供給される。例文帳に追加

The memory 26 is arranged in a row and column state, has an array of memory cells 29 having plural current terminals 30, and current is supplied successively to each of plural current terminals. - 特許庁

ロウおよびカラムに編成された複数のメモリ・セルを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムの動作を制御する方法を提供すること。例文帳に追加

To provide a method for controlling operation of a dynamic random access memory(DRAM) system having a plurality of memory cells constituted of rows and columns. - 特許庁

メモリ・セル（４０）が第１の導通状態に構成されるとき、調整回路（８６，９６）は、第１の導体に流れる電流とは独立して、第２の導体のセンス電圧を調整するように構成される。例文帳に追加

When the memory cell (40) is constituted in the first continuity state, regulation circuits (86 and 96) regulate the sense voltage of the second conductor independently from current flowing through the first conductor. - 特許庁

メモリ・セルからなるメモリ・アレーは１つ以上の回転モードにおいて読み取りオペレーションを容易にするために画像データを分散した形で格納するように構成されている。例文帳に追加

The memory array consisting of memory cells is configured for storing the image data in a distributed manner to facilitate read operations in the one or more rotation modes. - 特許庁

メモリ・デバイスには、さらに、複数の分割されたグループが含まれ、各分割されたグループに、対応する分割された書込線３２６に機能的に結合された複数のメモリ・セルが含まれる。例文帳に追加

Further, the memory device comprises a plurality of segmented groups, and each segmented group comprises a plurality of memory cells operatively coupled to a corresponding segmented write line 326. - 特許庁

データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。例文帳に追加

The data lines 6 are precharged to a value stored while the bit lines 4 are being used to sense data values stored in the memory cell. - 特許庁

メモリ・アーキテクチャで、電流センス増幅器を電圧センス増幅器の代わりに用い、単一ビット線に沿って通常、配置されるメモリ・セルが２つの半分のビット線間で分割されるもの、を開示する。例文帳に追加

Memory architecture, where current sense amplifiers are used instead of voltage sense amplifiers, and where the memory cells normally disposed along a single bit line are divided between two half bit lines is disclosed. - 特許庁

メモリが予め決定された初期状態をパワーアップする場合、フリップフロップ型ランダム・アクセス・メモリのメモリ・セルの初期状態を予め決定する方法が達成される。例文帳に追加

The method for determining previously the initial state of the flip-flop type random access memory is achieved when the memory increases the power of the previously determined initial state. - 特許庁

メモリ・セルの１つを読み取るよう選択する場合、この選択されたセルはその記憶データ状態に関する電流を、それが結合されたその半分のビット線に結合させる。例文帳に追加

When one of the memory cells is selected for reading, it couples a current related to its stored data state to the half bit line that it is coupled to. - 特許庁

磁気メモリ・セル４０は、変更可能な磁界を記憶するデータ記憶層５０と、磁化方向がピン留めされた基準層５４と、トンネル障壁５２とを有する。例文帳に追加

A magnetic memory cell 40 has a data storage layer 50 for storing a variable magnetic field, a reference layer 54 in which a magnetization direction is pinned, and a tunnel barrier 52. - 特許庁

精密プログラミングは、ホット・キャリア注入プログラミング中にメモリ・セル内のソースとドレインの間を流れる電流を直接に制御し、これによって、プログラミング・セル電流を減らし、低電力動作を可能にすることによって達成される。例文帳に追加

Precision programming is achieved by controlling directly a current flowing between a source and a drain in a memory cell during hot carrier injection programming, thereby, decreasing a programming cell current, and enabling low power operation. - 特許庁

ソースに印加される電圧ＶＳおよびドレインに印加される電圧ＶＤのいずれか低い方の電圧よりも少なくとも４ボルト高く、かつセルを破壊することのない予め決められた限界値未満の値を有する電圧ＶＢを基板に印加することにより、メモリ・セルを電気的に消去する。例文帳に追加

The memory cell is electrically erased by applying a substrate with a voltage VB, having a value less than the threshold predetermined not to break a cell, which is higher at least by 4 volt than a voltage which is the lower of a voltage VS applied to a source and a voltage VD applied to a drain. - 特許庁

埋め込みコンデンサ構造１２を具現化した不揮発性メモリ・セル１０には、基板２０に形成されたソース領域１６及びドレイン領域１８によって形成される金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２も含まれている。例文帳に追加

For the capacitor structure of an integrated circuit, a nonvolatile memory cell 10 which has embodied on embedded capacitor structure 12 includes a metal oxide semiconductor(MOS) path transistor 14 made of a source region 16 and a drain region 18 made in a substrate 20, and a gate 22. - 特許庁

アレイ内の隣接セルを害のある形で擾乱せず、そこに保管されたデータの保全性を高める、アレイ内の個々のメモリ・セルの選択を可能にする、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス内で使用される書込アーキテクチャを提供する。例文帳に追加

To provide write-in architecture used in a magnetic random access memory(MRAM) device in which adjacent cells in an array are not disturbed with a harmful form, preservation of data stored in the array is improved, and individual memory cell in the array can be selected. - 特許庁

基板内の第２の電導型の第１の領域と、第２の電導型の第２の領域と、第１の領域と第２の領域との間のチャネル領域とを有する、改善されたスプリット・ゲート型不揮発性メモリ・セルが、第１の導電型の実質的に単結晶の基板内に作製される。例文帳に追加

An improved split gate type non-volatile memory cell having in a substrate a second conductivity first region, a second conductivity second region, and a channel region between the first region and the second region is formed in a substantially single crystal substrate of the first conductivity type. - 特許庁

第１の電極ＥＣ１と、少なくとも１つのアクセス・トランジスタＴＲを含むアクセス回路に電気的に結合された第２の電極ＥＣ２との間に配置された誘電体領域Ｃを備える少なくとも１つのメモリ・セルＣＥＬを有する、不可逆的に電気的にプログラマブルなタイプのメモリ素子ＤＭを備える。例文帳に追加

The integrated circuit includes a memory device DM of an irreversibly electrically programmable type provided with at least a memory cell CEL having a dielectric zone C disposed between a first electrode EC1 and a second electrode EC2 electrically coupled to an access circuit including at least one access transistor TR. - 特許庁

メモリ・セルの中の各々の記憶サイトは、選択されたワード線を介して、選択されたセルへ電圧を印加することによって別々にプログラムされ、また読み出されるのに対して、選択されないワード線は、上部及び下部の列電圧から、選択されたセルへ、ドレイン及びソース電圧を通すために使用される。例文帳に追加

Each storage site within the memory cell is separately programmed and read by application of voltages to the selected cell through the selected word line, whereas the unselected word lines are used to pass drain and source voltages to the selected cell from upper and lower column voltages. - 特許庁

本発明の不揮発性メモリの製造方法は、対向する電極間に未結晶状態又は不完全な結晶化状態の金属酸化物を設け、前記電極間に高電界エネルギーを印加することにより、発生するジュール熱のエネルギーによって結晶化した金属酸化物からなるメモリ・セル（メモリ領域）を形成する。例文帳に追加

In the fabrication process of a nonvolatile memory, a metal oxide under not-yet-crystallized state or incompletely crystallized state is provided between opposing electrodes, and high field energy is applied between the electrodes, to form a memory cell (memory area) of a metal oxide crystallized by Joule's energy heat being generated. - 特許庁

電荷捕獲構造内の負の電荷を低減する第１のバイアス装置と、ゲートと電荷捕獲構造との間、および電荷捕獲構造とチャネルとの間に、平衡電荷トンネリングを誘起する傾向がある第２のバイアス装置を含む、低しきい値状態を確立するために第１の手順（通常は消去である）を適用するステップを含むメモリ・セルを動作させるための方法。例文帳に追加

A method of operating a memory cell, having a first biasing device for reducing a negative charge in a charge capture structure, and a second biasing device which has the tendency of inducing a balanced charge tunneling between a gate and the charge capture structure and between the charge capture structure and a channel, and comprising the step of applying a first procedure (normally elimination) for establishing a low threshold state. - 特許庁

フラッシュ・メモリ・セルの積層されたワード線の側をＳＡＳ食刻中に露呈すること生ずる問題点、ポリシリコン間誘電体及びゲート誘電体をアンダーカットし、データ保持損失の増加を生ずること、を防ぐため、ＳＡＳ食刻中に、積層されたワード線の側を保護する方法を提供する。例文帳に追加

To provide a method of protecting the sides of laminated word lines during SAS etching to avoid the problem that the sides of the laminated word lines of flash memory cells are exposed during SAS etching and prevents an inter-polysilicon dielectric and a gate dielectric from being undercut to increase the data hold loss. - 特許庁

本発明は冗長情報をラッチして転送するための方式、冗長論理回路、冗長列ドライバ、列冗長を持つ配列アーキテクチャ、列冗長メモリ・セルをプログラミングし読み取るための方式、ヒューズを多重化する方式、および範囲外アドレスを列冗長イネーブル／ディスエーブル信号として使用する回路を含んでいる。例文帳に追加

Receiving the signal, the column redundancy control logic REDCOLLOG generates signals DECREDCOL0 and DECREDCOL1 for sampling and signals ENRCDRV0 and ENRCDRV1 for enabling actual write-in, and activates a redundant memory cell instead of a regular memory cell. - 特許庁

本発明は、読出しフェーズにおける不揮発性メモリの平均アクセス時間を減少させるための方法と装置に関し、ページ・モードまたはバースト・モードのどちらにおいても、メモリへのアクセス・アドレスを認識するためのロジックが関連付けされたメモリ・セルのマトリックス・アレイ２から、読出しフェーズが発生するものである。例文帳に追加

In this method and device for reducing the average access time to the nonvolatile memory in the read-out phase, the read-out phase is generated from a matrix array 2 in a memory cell having a related logic for recognizing an access address to the memory both in a page mode and a burst mode. - 特許庁

論理工程において不揮発性メモリ・セルにおける電荷貯蔵層を形成する方法は、基板のアクティブ領域の上にセレクト・ゲートを形成するステップ、その基板のアクティブ領域に部分的に重なる長いポリシリコン・ゲートを形成するステップ、及びその長いポリシリコン・ゲートの間に電荷貯蔵層を充填するステップを含む。例文帳に追加

The method for forming the charge storage layer in the semiconductor nonvolatile memory in the logic process, comprises a step for forming a select gate on an active region on a substrate; a step for forming long polysilicon gates partly overlapping on the active region on the substrate; and a step for filling the charge storage layer between the long polysilicon gates. - 特許庁

この半導体メモリ・セルは、トレンチ内に形成された記憶キャパシタ１２と、トレンチの外周の実質的な弧の上に延びる実質的に電気的に分離されたメサ領域内に形成されたトランスファ・デバイスと、トランスファ・デバイスを記憶キャパシタに導電接続する埋込みストラップとを含み、トランスファ・デバイスは埋込みストラップから除去された弧の所定の位置に位置する被制御伝導チャネルを含む。例文帳に追加

A semiconductor memory cell comprises a memory capacitor 12 formed in a trench, a transfer device formed in a mesa region which extends on the substantial arc of the periphery of the trench and is electrically isolated, and a buried strap which electrically connects the transfer device to the memory capacitors, wherein the transfer device comprises a controlled conduction channel located at a prescribed position on the arc removed from the buried strap. - 特許庁