「埋め込みビア」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

高集積化、微細化されたパターンにおいて、ビアホール等を良好に埋め込み、かつ電気抵抗率の低い埋め込み型の多層配線構造を提供する。例文帳に追加

To provide an embedded type multilayer wiring structure with a low electrical resistivity for excellently embedding via-holes or the like to a highly integrated finer pattern. - 特許庁

そして、半導体ウェハ３０Ａを貫通して複数のビアホール１３を設けて埋め込み電極１４を形成し、さらにバンプ電極１５を形成する。例文帳に追加

A plurality of via-holes 13 are formed piercing the semiconductor wafer 30A; buried electrodes 14 are formed therein; and bump electrodes 15 are further formed. - 特許庁

埋め込み型チップパッケージ（ＥＣＰ）１０の各々のラミネーションスタックがビア２８をその内部に有する複数の再分配層１４を含む。例文帳に追加

Each lamination stack of an embedded chip package (ECP) 10 includes a plurality of re-distribution layers 14 having vias 28 formed therein. - 特許庁

これによりプローブ電極走査終端付近の強度を向上させ、ビアホール埋め込みプラグ１１３の破壊を防止することが出来る。例文帳に追加

Thus, the strength around the scanning end point of the probe electrodes is improved to prevent the via-hole embedding plugs 113 from being destroyed. - 特許庁

良好なビアホールの埋め込みがなされ、高い配線歩留まりが得られる半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device in which satisfactory filling of a via hole is made so that a high wiring yield is obtained. - 特許庁

プローブ電極検査でのビアホール埋め込みプラグの破壊を防止し、信頼性を向上し、品質歩留まりの良い半導体装置を実現する。例文帳に追加

To provide a semiconductor device with excellent yield and enhanced reliability by preventing via-hole embedding plugs in a probe electrode inspection from being destroyed. - 特許庁

また、埋め込みビアマスク１ａと上層配線マスク６との間に形成される上部塗布層間膜５ａは、流動性のＨＳＱからなる。例文帳に追加

In addition, the upper applied interlayer film 5a formed between the via mask 1a and the wiring mask 6 is composed of fluidal hydrogen silsesquioxane. - 特許庁

層間絶縁膜１２にビアホール１３が形成され、埋め込み配線となるプラグ１４が形成されている。例文帳に追加

A via hole 13 is formed in the interlayer insulating film 12, and a plug 14 becoming an embedded wiring is formed. - 特許庁

このとき、層間絶縁膜のエッチングレートが埋め込み部材のエッチングレートよりも速い条件で、ビアホール内に残っている埋め込み部材の上面と、配線溝の底面との高さの差が、ビアホールの平面形状の最大寸法の１／２以下になるように配線溝を形成する。例文帳に追加

At this time, in a condition that an etching rate of the inter layer insulating film is faster than an etching rate of the burying material, the wiring groove is formed so that a difference of height between the upper surface of the burying material remained in the via hole and the bottom surface of the wiring groove is 1/2 of the maximum dimension of plane figure of the via hole or less. - 特許庁

ここで埋め込み特性の悪い成膜材料例えばＣ_6 Ｆ_6ガスをプラズマ化することにより前記ＣＦ膜の成膜を行うと、ビアホ−ル３１内へのＣＦ膜の埋め込みを抑えながらＳｉＯ_2 膜３の上面にＣＦ膜４を成膜できる。例文帳に追加

When the CF film is deposited by generating plasma of a filming material having bad embedding characteristics, e.g. C6F6 gas, the CF film can be deposited on the upper surface of the SiO2 film 3 while suppressing embedding of the CF film into the via hole 31. - 特許庁

配線間容量およびＲＣ遅延量の増加を招くことなく、ビア埋め込みの不良に基づくビア導通の不良による信頼性劣化を改善することが可能な半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device and its manufacturing method capable of improving reliability deterioration due to bad via conduction based on bad via embedding without causing increases of inter-wiring capacitance and an RC delay amount. - 特許庁

前記ビアコンタクトを形成するための埋め込みビアマスク１ａのパターン２１ａの幅Ｔ_b1は前記上層配線を形成するための上層配線マスク６のパターン２６の幅Ｔ_L1より広くなっている。例文帳に追加

A width Tb1 of a pattern 21a of an embedded via mask 1a for forming the via contact is made broader than a width TL1 of the pattern 26 of an upper-layer wiring mask 6. - 特許庁

また、ビア９の内部に酸化バナジウムを埋め込み、２個のビア９同士を接続するように、酸化バナジウムからなる温度モニタ部材１０を設ける。例文帳に追加

Also, vanadium oxide is embedded inside the via 9, and a temperature monitor member 10 constituted of vanadium oxide is formed so that the two vias 9 can be connected to each other. - 特許庁

配線およびビアの腐食を防ぐとともに配線およびビアの埋め込みが良好で信頼性に優れる半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device that prevents erosion of interconnects and vias while the interconnects and vias are well embedded, thus being excellent in reliability, and to provide a method of fabricating the same. - 特許庁

さらに、ビアホール５６底に露出した保護膜５４を除去する工程と、ビアホール５６をバリア膜５７と金属膜５８からなる導電膜で埋め込み、配線を形成する工程を有する。例文帳に追加

Further, it comprises the steps of removing the protective film 54 exposed at the bottom of the via-holes 56, and forming wiring lines by filling the via-holes 56 with a barrier film 57 and a conductive film consisting of a metal film 58. - 特許庁

表面に剥離可能なシートを設けた絶縁体シートに溝や貫通ビア穴を作り、溝や貫通ビア穴にペースト状の導電体を埋め込み剥離可能なシートを剥離するという工程をとる。例文帳に追加

The manufacturing method adopts a step wherein grooves and through-via holes are formed to an insulator sheet on the surface of which an exfoliable sheet is formed, conductor paste is filled into the grooves and through-via holes, and the exfoliable sheet is exfoliated. - 特許庁

この複数のビアホール埋め込みプラグ１１３のプローブ電極の走査方向のピッチをプローブ電極の走査終点に向かって徐々に小さくすることにより、単位面積当たりに占めるビアホール埋め込みプラグの総面積の割合が、プローブ電極の走査方向の始点側よりも終点側の方が大きくなるように配置・形成する。例文帳に追加

The via-hole embedding plugs 113 are arranged and formed by gradually decreasing the pitch of the via-hole embedding plugs in the scanning direction of the probe electrodes toward the scanning end point of the probe electrodes, so that the ratio of the total area of the via-hole embedding plugs occupied per unit area is greater at the end point of the scanning direction of the probe electrodes more than the start point. - 特許庁

微小なビアやトレンチなどのサブμｍレベルの間隙或いは数十μｍから数百μｍの比較的幅広の間隙を有する被めっき面に対して、欠陥の無い埋め込み銅めっきが行え、平滑性の極めて高い銅めっき処理が可能となる埋め込み用硫酸銅めっき液を提供する。例文帳に追加

To provide a copper sulfate plating liquid for embedment with which a embedment copper plating free from defects can be applied to the surface to be plated having spacings on a level of sub μm or having relatively wide spacings of several tens μm to several hundreds μm such as fine vias and trenches, and copper plating treatment with extremely high smoothness can be performed. - 特許庁

デュアルダマシンプロセスを用いて形成した配線層において、配線間隔を低減することなく、配線溝及びビアホール内の埋め込み特性を容易に向上させる。例文帳に追加

To easily improve the embeddability of a wiring layer formed in wiring grooves and via holes by using the dual damascene process, without narrowing wiring intervals. - 特許庁

そして、ビアホール１６内に埋め込み電極１８を形成し、それと接続してダイシングラインＤＬ近傍に延びる配線層１９を形成する。例文帳に追加

Embedded electrodes 18 are then formed in the via holes 16 and there is formed a wiring layer 19 which is connected with the embedded electrodes 18 and extends to a region near the dicing line DL. - 特許庁

片面銅張り積層基板Ｉ１に形成されている銅箔２を給電層として、ブラインドビアホール内の電解めっきを行うことにより、埋め込みバンプＢ１〜Ｂ３を形成する。例文帳に追加

Imbedded bumps B1-B3 are formed by performing electrolytic plating inside blind via holes by using copper foil 2 formed on a single side copper-clad layered board 11 as a feeding layer. - 特許庁

電気特性の検査時にプローブ電極を接触するアルミ電極パッド１６の裏の配線層１５とその下層の配線層１４とが複数のビアホール埋め込みプラグ１１３で接続されている。例文帳に追加

A plurality of the via-hole embedding plugs 113 interconnects a wiring layer 15 behind aluminum electrode pads 16 with which probe electrodes are in contact at the inspection of electric characteristics, and the wiring layer 14 of the a lower layer of the wiring layer 15. - 特許庁

前記上部金属配線のグルーブを埋め込み、前記ビアホールを介して前記下部金属配線に電気的に接続された上部金属配線が配置される。例文帳に追加

The upper metal wire groove is buried and an upper metal wire electrically connected to the lower metal wire via the via hole is arranged. - 特許庁

埋め込み銅配線の表面が露出したビア底またはCMP直後の銅配線の上面での銅相互接続及び／またはコンタクトの信頼性を強化するための方法が与えられる。例文帳に追加

A method for strengthening reliability of copper interconnection and/or contact is given on a via bottom where the surface of an embedded copper wiring is exposed or an upper surface of the copper wiring, immediately after CMP. - 特許庁

積層チップコンデンサの外部電極同士を接続して一体化したコンデンサユニット１０を基板本体に埋め込み、ビアホール４１によって配線４３と接続する。例文帳に追加

A capacitor unit 10 constituted by connecting external electrodes of laminated chip capacitors to each other is embedded in a board body, and connected to wiring 43 through a via hole 41. - 特許庁

微細化に対応しつつビアホール、配線溝への金属の埋め込みが確実なデュアルダマシン構造を有する半導体装置の製造方法及び半導体装置を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor device having a dual damascene structure in which a metal can be surely embedded into via holes and a wiring groove meeting the requirement for fine, wiring and to provide a semiconductor device. - 特許庁

インクジェット法を用いて、コンタクトホールＣＨ１、ＣＨ２およびビアホールＢＨ１に金属の液滴７ａ〜７ｃを吐出することにより、埋め込み配線８ａ、８ｂ、１０を層間絶縁膜６、９上に形成する。例文帳に追加

Embedded wirings 8a, 8b, and 10 are formed on interlayer insulating films 6 and 9 by discharging metallic droplets 7a-7c into contact holes CH1 and CH2 and a via hole BH1 by an ink-jet method. - 特許庁

支持基板層（１０）に保護層（１１）をマスクとして埋め込み絶縁層（２０）に達する深さまで形成されたブラインドビアホール（１２）に、内壁絶縁層（１３）を施して導電層（１４）が形成される。例文帳に追加

An inner wall insulating layer (13) is applied to each of via blind holes (12) formed on the layer (10) up to the depth of the layer (20) by using a protective layer (11) as a mask, thereby forming conductive layers (14). - 特許庁

メッキ法により、ビアホール等の凹部にＣｕ膜を埋め込む際、メッキ電極となるシードＣｕ膜の凝集を防止し、ボイドの無い、良好な埋め込みを可能とする半導体装置の製造方法を提供する。例文帳に追加

To provide a method for fabricating a semiconductor device in which a recess, e.g. a via hole, can be filled well with a Cu film by plating while eliminating void by preventing aggregation of a seed Cu film becoming a plating electrode. - 特許庁

ビアホールをプラグで埋め込む際、安定した状態でプラグを埋め込み、プラグ抵抗のバラツキを少なくすると共に、歩留まりを向上せしめた半導体装置を提供する。例文帳に追加

To provide a semiconductor device of a structure, wherein, when a via hole is buried with a plug, the plug is filled in the via hole in a stable state and with variations in the resistance of the plug lessened, the yield of the manufacture of the device is raised. - 特許庁

銅シード層を設けた半導体ウェハーの、トレンチ・ビアの入り口付近に過剰に付着した銅シード層を溶解し、その後電気銅めっき、無電解銅めっきによるネッキングを防止し、トレンチ・ビア内部の完全な埋め込みが可能となる前処理剤を提供することを目的とする。例文帳に追加

To provide a pretreatment agent which dissolves an excessive copper seed layer deposited around entrances of trenches/vias on a semiconductor wafer having a copper seed layer, subsequently inhibits necking caused by copper electroplating or electroless copper plating and enables complete filling of the trenches/vias. - 特許庁

このように形成することにより、下層配線６の上にビアホールを形成するとき、合わせずれによりビアホールの底部に低誘電率膜２が露出しても、変質層に起因した埋め込み不良や、その後に行うリソグラフィの解像不良を抑制することができる。例文帳に追加

Thus formed, the failure in embedding due to the altered layer and the failure in resolution of subsequent lithography can be reduced even if the low dielectric constant film 2 is exposed to the bottom of the via hole by misalignment when the via hole is formed on the lower wire 6. - 特許庁

エッチング停止レベル(311)にある埋め込みビアマスクは、第１の金属レベルの下層導電性フィーチャ(M1)の長軸に直交して整列された矩形窓にマージされ他２つ以上の近接するビアのミスアライメントエラー領域(315)を有する開口を備える。例文帳に追加

Buried via masks at an etching stop level 311 are merged with rectangular windows which are aligned so as to be perpendicular to the major axes of conductive features M1 under a first metal level, and have openings which include misalignment error regions 315 of at least two adjacent vias. - 特許庁

良好な埋め込み性（ビアフィリング性）と優れた均一電着性を同時に併せ持ち、スルホールとブラインドビアホールの両方を含む被めっき物に対しても、電気的に信頼性の高い銅めっき皮膜を形成することが可能な新規な銅めっき液を提供する。例文帳に追加

To provide a novel copper plating solution having both excellent via-filling properties and uniform electrodeposition properties and being capable of forming a high electrical reliability copper plating film even on a substrate having both through-holes and blind via-holes. - 特許庁

金属箔上に、エアロゾルデポジション法により、チタン酸バリウム系セラミックス材料の誘電体膜を形成し、誘電体膜に、金属箔に接続された第１のビア導体及び第２のビア導体を埋め込み、誘電体膜上に、第１のビア導体に接続された第１の電極パターンを形成し、金属箔をパターニングし、第２のビア導体に接続された第２の電極パターンを形成する。例文帳に追加

A dielectric film made of a barium-titanate-based ceramic material is formed on a metal foil with an aerosol deposition method; first via conductors and second via conductors connected to the metal foil are embedded in the dielectric film; a first electrode pattern connected to the first via conductors is formed on the dielectric film; and a second electrode pattern connected to the second via conductors is formed by patterning the metal foil. - 特許庁

内部への埋め込み材料を増量させて放熱性向上効果を得ることが可能なビアホール構造を、ビアホール形成のための半導体基板へのエッチングの回数を少なくしつつ製造することのできるビアホールの製造方法およびビアホールを有する半導体素子の製造方法を提供する。例文帳に追加

To provide a manufacturing method of via holes which manufactures a via hole structure capable of attaining heat radiation improvement effect by increasing an embedding material to the interior while reducing the number of etching to a semiconductor substrate for via hole formation, and to provide a manufacturing method of a semiconductor element having the via holes. - 特許庁

半導体装置１は、埋め込み法で形成される配線部１１に、円形または方形の溝形状部１１ａを形成し、当該溝形状部１１ａを埋め込む状態で当該溝形状部１１ａの直上にビアホール１３を形成している。例文帳に追加

In this semiconductor device 1, a circular or square groove 11a is formed in a wiring 11 formed embedded, and, just on the groove 11a, a via hole 13 is formed for enclosing the groove 11a. - 特許庁

他のビアや配線領域では配線層１３のみで十分埋め込みが達成され、平坦化後、ヒューズ膜１５のない通常の配線層が構成されるが、エッチング寸法を変えたヒューズ素子所望の箇所はヒューズ膜１５が残留する。例文帳に追加

Then, burial is sufficiently achieved only with the wiring layer 13 in the other via or wiring area, and a normal wiring layer without the fuse film 15 is constituted after flattening, and the fuse film 15 is allowed to remain at the desired part of a fuse element where the etching dimension is changed. - 特許庁

第３の絶縁膜１０６をマスクとして第２の絶縁膜１０５をエッチングして配線溝１０８とビアホール１０９を形成し、バリアメタル１１０と配線用メタル１１１を被着した後、不要部分を除去して埋め込み配線とする。例文帳に追加

The second insulating film 105 is etched, using the third insulating film 106 as a mask to form a wiring groove 108 and a via hole 109, and after a barrier metal 110 and a metal for wiring 111 are adhered, unwanted parts are removed to obtain a buried wiring. - 特許庁

ビアもしくはトレンチへの埋め込みに好適であり、所望のパターンに基づいた形成が容易であり、エッチング耐性に優れるレジスト下層膜を与えるレジスト下層膜形成用組成物及びこの組成物を用いたデュアルダマシン構造の形成方法を提供する。例文帳に追加

To provide a composition for resist lower-layer film formation that forms a resist lower-layer film which is suitably buried in a via or trench, easily formed based upon a desired pattern, and superior in etching resistance, and a method of forming a dual-damascene structure using the same. - 特許庁

キャパシタの上部電極と層間絶縁膜中に埋め込み形成された配線とキャパシタがショートする問題やキャパシタ上のビア／配線形成時にビア底の過エッチングを防ぐことができ、高い信頼性を持つ、多層配線層内に形成されたキャパシタを有す半導体装置を提供する。例文帳に追加

To provide a semiconductor device having a capacitor formed in a multi-layer wiring layer for preventing the generation of the short-circuit of the upper electrode of a capacitor and wiring and the capacitor embedded in an inter-layer insulating film, or the excessive etching of a via bottom at the time of forming via/wiring on the capacitor with high reliability. - 特許庁

半導体ウェハー上に形成された配線（ＬＳＩ）パターンの微細なビアあるいはトレンチの埋め込みに際し、アゾール又はシランカップリング剤を含有する銅電気めっき液を用いてめっきするか、又はアゾール又はシランカップリング剤を含有する銅電気めっき用前処理液に浸漬した後銅電気めっきする。例文帳に追加

When the fine vias or trenches are embedded in the wiring (LSI) pattern formed on a semiconductor wafer, the pattern is plated by the use of a copper electroplating solution containing an azole or silane coupling agent, or the pattern is dipped in a pretreating solution for copper electroplating containing the azole or silane coupling agent, and then electroplated with copper. - 特許庁

本発明に係る埋め込みパターン基板は、絶縁板と、絶縁板の一面に埋め込まれ形成される第１パターンと、第１パターンから所定の絶縁厚みで離隔され、絶縁板の他面に埋め込まれ形成される第２パターンと、第１パターン及び第２パターンとを電気的に接続させるビアと、を備えることを特徴とする。例文帳に追加

The embedded pattern board comprises an insulating plate, a first pattern 110 embedded and formed in one face of the insulating plate, a second pattern 120 isolated a predetermined insulating thickness from the first pattern and embedded and formed in the other face of the insulating plate, and a via 130 electrically connecting the first pattern to the second pattern. - 特許庁

フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜にＣｕ配線埋め込み用のビアホールおよび配線溝を形成する際、ＳｉＯＣ膜２５からなる層間絶縁膜上の反射防止膜２６をＳｉＯ膜２６ａ、ＳｉＯＮ膜２６ｂおよびＳｉＯ膜２６ｃの３層膜で構成し、フォトレジスト膜２７のハレーションを抑制する。例文帳に追加

When a via hole and wiring channel for burying Cu wiring is formed on an interlayer insulating film by a dry etching with a photo resist film as a mask, an antireflection film 26 on the interlayer insulating film which is made up of an SiOC film 25 is composed of an SiO film 26a, an SiON film 26b and an SiO film 26c, and the halation of a photo resist film 27 is inhibited. - 特許庁

本発明は、プリント基板、半導体パッケージ基板、または、半導体基板など半導体製品に設けられたビアホールやトレンチ内に、電気銅めっきで銅金属を埋めこむときの埋め込み性の判断、又は、均一電着性（皮膜物性及び膜厚均一性）の判断に好適な電気銅めっき液の分析装置を提供することを目的とする。例文帳に追加

To provide an analysis device for a copper-electroplating solution, which is suitable for determining embedding properties to be shown when a copper metal is embedded into a via hole or a trench provided in a printed board, a semiconductor-packaged substrate or a semiconductor product such as a semiconductor substrate through copper electroplating, or for determining a macrothrowing power (uniformity of physical properties and thickness of plated film). - 特許庁