「外部導体」に関連した英語例文の一覧と使い方(90ページ目) - Weblio英語例文検索

容器体の凹部に圧電振動素子が搭載されており、この容器体の側壁頂部には容器体の開口部を覆う矩形状の蓋体が配置されており、この蓋体と側壁頂部に設けた導体層とを固着し、容器体内の圧電振動素子を気密封止している圧電デバイスにおいて、容器体の外側底面に第１の外部接続用端子を有し、且つ容器体の少なくとも一つの外側側面に第２の外部接続用端子が形成されていること。例文帳に追加

A conductor layer provided to the top of the side wall has a 1st terminal for external connection on an outside bottom surface of the container body and a 2nd terminal for external connection formed on at least one outside flank of the container body. - 特許庁

本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。例文帳に追加

The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry. - 特許庁

ここで、入力信号の変化に対して緩やかに変化する時間応答特性を有し、上記複数の外部クロック信号のうちの少なくとも１つの外部クロック信号に基づいて、上記半導体記憶装置におけるデータの読み出し動作又は書き込み動作に係わる通常モードとは別の特殊モードのための内部クロック信号を発生する特殊モード用入力バッファアンプ８−１乃至８−４及びノイズフィルタ９−１乃至９−４のうちの少なくとも１つを備える。例文帳に追加

Then, the device is provided with input buffer amplifiers 8-1 to 8-4 for special mode generating an internal clock signal for a special mode being separated from a normal mode relating to read-out operation or write-in operation of data in the semiconductor memory and at least one filter out of noise filters 9-1 to 9-4. - 特許庁

外部接続端子１１０を有する半導体装置１００であって、外部接続端子１１０は、Ｃｕ電極１０６と、Ｃｕ電極１０６上に形成されたＣｕを含む金属間化合物１１８と、金属間化合物１１８の表面を、間隔をあけて覆うストッパー部１３２及び１３６と、ストッパー部１３２及び１３６上及び金属間化合物１１８上に形成されたＢｉとＳｎを含む不純物とからなる半田合金と、を有する。例文帳に追加

A semiconductor device 100 has an external connection terminal 110, and the external connection terminal 110 has: a Cu electrode 106; an intermetallic compound 118 containing Cu formed on the Cu electrode 106; stopper sections 132 and 136 covering the surface of the intermetallic compound 118 at intervals; and a solder alloy comprising impurities containing Bi and Sn formed on the stopper sections 132 and 136 and the intermetallic compound 118. - 特許庁

金属導体よりなる円筒状のヒートローラの内部に，該ヒートローラを誘導加熱するためのコイルが配設されてなる誘導加熱方式の定着装置を備える画像形成装置において，前記コイルの熱を前記ヒートローラの外部へ伝導する熱伝導部材を備え，前記熱伝導部材により前記コイルから前記ヒートローラの外部に伝導された熱を放熱することを特徴とする画像形成装置として構成される。例文帳に追加

In the image fixing device provided with the fixing device of the induction heating system where the coil to heat the cylindrical heat roll made of a metallic conductor by induction heating is arranged inside the heat roll, a heat conductive member is provided which conducts heat of the coil out of the heat roll, and heat conducted out of the heat roll and the coil is radiated by this heat conductive member. - 特許庁

不揮発性半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、プログラム動作時にメモリセルアレイのデータを判定するベリファイ用センスアンプと、外部からのデータを受け取るデータ入力バッファと、外部からデータ入力バッファに入力される入力パスワードとメモリセルアレイから読み出されベリファイ用センスアンプでデータ判定される読み出しパスワードとが一致するか否かを判定する一致／不一致判定回路を含む。例文帳に追加

The nonvolatile semiconductor memory comprises a memory cell array including nonvolatile memory cells, a sense amplifier for verifying discriminating data of the memory cell array at program operation, a data input buffer receiving data from the outside, and a coincidence/noncoincidence determination circuit determining whether an input password inputted to the data input buffer from the outside coincides with a readout password read from the memory cell array and determined by the sense amplifier for verifying or not. - 特許庁

半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。例文帳に追加

This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory. - 特許庁

第１のカバー基板２は、センサ基板１の第１の電気接続用金属層１９に接合される第２の電気接続用金属層２９よりも外部接続用電極２５が内側に位置するように両者の形成位置をずらし、当該両者の間の領域に、外部接続用電極２５と実装基板４０の導体パターン４３との接合に伴い可動部に発生する応力を緩和する溝部２０ｂが形成されている。例文帳に追加

In this first cover substrate 2, an external connecting electrode 25 is positioned inner than a second electrical connecting metal layer 29 jointed to a first electrical connecting metal layer 19 of the sensor substrate 1, and a groove 20b for loosening the stress generated to the movable part together with joint of an external connecting electrode 25 and a conductor pattern 43 of a mounting board 40 is formed between both of them. - 特許庁

本発明の半導体記憶装置のクロック信号発生回路１００は、外部クロック信号を受けて内部基準信号を発生するＣＬＫバッファ１１０と、外部クロックイネーブル信号を受けて、内部クロックイネーブル信号を発生する内部クロックイネーブル信号発生回路１３０と、内部基準信号と内部クロックイネーブル信号とに応じて、内部クロック信号を発生する内部クロック信号発生回路１５０とを含む。例文帳に追加

A clock signal generating circuit 100 of a semiconductor memory comprises a CLK buffer 110 receiving an external clock signal and generating an internal reference signal, an internal clock enable-signal generating circuit 130 receiving an external clock enable-signal and generating an internal clock enable-signal, and an internal clock signal generating circuit 150 generating an internal clock signal in accordance with the internal reference signal and the internal clock enable-signal. - 特許庁

本発明は外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置に関するもので、前記フラッシュメモリとインターフェーシングするフラッシュインターフェース、外部とインターフェーシングするホストインターフェース、前記ホストインターフェースに第１駆動クロックを供給する第１クロック発生器、前記フラッシュインターフェースに前記第１駆動クロックとは異なる周波数分周範囲の第２駆動クロックを供給する第２クロック発生器を含む。例文帳に追加

This semiconductor disk controller controlling data exchange between the outside and a flash memory includes a flash interface interfacing with the flash memory, a host interface interfacing with the outside, a first clock generator supplying a first drive clock to the host interface, and a second clock generator supplying a second drive clock within a frequency division range different from that of the first drive clock to the flash interface. - 特許庁

基準電圧と外部抵抗とが連結されたキャリブレーション端子の電圧に応答してキャリブレーションコードを発生させるキャリブレーション回路と、キャリブレーションコードとＯＤＴ制御信号とに応答して、データ入出力パッドのターミネーション抵抗値を制御するＯＤＴ装置と、を備え、データ入出力パッドのターミネーション抵抗値は、キャリブレーション端子の抵抗値より大きい半導体装置である。例文帳に追加

The semiconductor device includes: a calibration circuit for generating calibration codes in response to a reference voltage and a voltage of a calibration terminal connected to an external resistor; and an ODT device for controlling a termination resistance value of a data input/output pad in response to the calibration codes and an ODT control signal, wherein the termination resistance value of the data input/output pad is greater than a resistance value of the calibration terminal. - 特許庁

携帯端末装置１００は、FeliCa ＩＣモジュールなどの非接触ＩＣ無線回路１６０と、携帯電話無線回路１１０及びＤＴＶ受信回路１２０の信号を外部接続用コネクタ１３０に伝送する第１及び第２の同軸ケーブル１７０，１８０とを備え、第１及び第２の同軸ケーブル１７０，１８０の外導体１７２，１８２は、非接触ＩＣ無線回路１６０のアンテナ端子に電気的に接続し、ループアンテナ素子を構成する。例文帳に追加

The mobile terminal device 100 includes a noncontact IC radio circuit 160 such as a FeliCa IC module, and first and second coaxial cables 170, 180 for transmitting signals of a mobile phone radio circuit 110 and a DTV reception circuit 120 to a connector 130 for external connection where external conductors 172, 182 of the first and second coaxial cables 170, 180 are electrically connected to antenna terminals of the noncontact IC radio circuit 160 to form a loop antenna element. - 特許庁

半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。例文帳に追加

Of SCAN test circuits implementing scan test in semiconductor integrated circuits, the SCAN test circuit is characterized by generating scan cell enable signal of a plurality of timings from a scan enable external input signal and controlling formation of a launch clock and a capture clock for detecting delay failure from real operation speed based on the scan cell enable signal of the plurality of timings. - 特許庁

半導体メモリの入力ターミネーション制御装置において、伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーションと、外部からテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を受けて前記入力ターミネーションオン・オフ制御信号を出力するテスト回路と、前記テスト回路の入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフする第１及び第２スイッチと、から構成される。例文帳に追加

The input termination control device of a semiconductor memory is constituted of an input termination for matching impedance when a signal is received at a transmission line, a test circuit receiving an input termination-off instruction and an off-release-instruction and outputting the input termination off-control signal, and first and second switch performing switching-on-off by the input termination on-off control signal of the test circuit. - 特許庁

記憶装置１１は、インターフェイス２０とＭＰＵ２１とを備え、前記インターフェイスを介して第１アクセスモード２６−１により外部と接続する際に、前記第１アクセスモードと別定義である第２アクセスモード２６−２を起動するデバイスドライバ１７−２を前記インターフェイスを介して転送可能に構成されたコントローラ１６と、前記デバイスドライバを格納した半導体メモリ１５とを具備する。例文帳に追加

The storage device 11 comprises a controller 16 including an interface 20 and an MPU 21 and configured so that a device driver 17-2 for starting a second access mode 26-2 defined differently from a first access mode can be transferred through the interface when connected to the outside by the first access mode 26-1 through the interface; and a semiconductor memory 16 storing the device driver. - 特許庁

同一半導体チップ上に２次元に配列された画素を有する撮像領域を複数備えた固体撮像装置において、前記複数の撮像領域の各々の同行同列に配列されている画素のいくつかに対して順次又は同時に信号を供給するための手段と、供給された前記信号に応じて読み出される信号を順次外部へ出力するための手段とをそれぞれ複数設けることを特徴とする。例文帳に追加

In a solid-state imaging apparatus with a plurality of imaging areas having pixels which are laid out two-dimensionally on the same semiconductor chip, a means to supply signals sequentially or simultaneously to some of the pixels which are laid out in each of the same row and column of the imaging areas and a means to sequentially output to the outside signals read out in response to the supplied signals, are equipped plurally, respectively. - 特許庁

外部から供給される直列データを並列データに変換する入力変換部４２と、並列データの各データをそれぞれ書き込む複数のメモリセル領域１６ａ、１６ｂと、各メモリセル領域１６ａ、１６ｂから読み出されるデータにより生成される並列データを直列データに変換する出力変換部４４とを備えた半導体集積回路において、試験モード時に、各メモリセル領域１６ａ、１６ｂから読み出される並列データを論理演算する演算部５６を備えたことを特徴とする。例文帳に追加

In this case, the circuit is provided with an arithmetic part 56 for logically operating the parallel data read of each memory cell 16a, 16b on the rest mode. - 特許庁

機能により複数に分割された機能モジュールと、上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路を含む半導体装置を提供する。例文帳に追加

A semiconductor device is provided including a plurality of function modules divided according to function, a clock generating circuit for generating clocks to be supplied to the function modules, and a clock control circuit for supplying the clock signals generated by the clock generating circuit to the function modules according to a clock supply enable signal input from the outside for each of the function modules. - 特許庁

半導体記憶装置は、外部から供給されるアドレス信号をラッチするラッチ回路と、ラッチ回路が格納するアドレスに対してアクセス動作が実行されるメモリセルキャパシタを含むコア回路と、コア回路が動作中にアドレス信号が変化したことを記憶しておきコア回路の動作終了後にラッチ回路に変化後のアドレス信号をラッチさせるラッチタイミング制御回路を含むことを特徴とする。例文帳に追加

The semiconductor storage device includes a latch circuit for latching an address signal supplied from the external, a core circuit including a memory capacitor for executing access operation corresponding to an address stored in the latch circuit and a latch timing control circuit for previously storing that the address signal is changed in the operation of the core circuit and allowing the latch circuit to latch the changed address signal after the end of the operation of the core circuit. - 特許庁

本発明の半導体装置では、外部接続用電極であるパッド部が、最上層に形成された第１のパッドメタル層６１と、第１のパッドメタル層６１の下に層間絶縁膜７１を挟んで形成された第２のパッドメタル層６２と、層間絶縁膜７１を貫通して第１のパッドメタル層６１と第２のパッドメタル層６２を電気的に接続するビア６３とからなり、第１のパッドメタル層６１の端部と第２のパッドメタル層６２の端部とが各層の厚み方向に沿って一致しないように互いにずれて配置される。例文帳に追加

In this semiconductor device, a pad section serving as an electrode for an external connection comprises: a first pad metal layer 61 formed in a top layer; a second pad metal layer 62 formed under the first pad metal layer 61 at both sides of an interlayer insulating film 71; and vias 63 which penetrate the interlayer insulating film 71 and electrically connect the first and second pad metal layers 61, 62. - 特許庁

機能モジュール１０１〜１０３を備えた半導体デバイス１００であって、内部の状態を示す複数のモニタ信号が、内部バス１０４とは異なる転送経路を介して入力されるモニタ信号セレクタ１０６と、モニタ信号セレクタ１０６によって選択されたモニタ信号を外部へ出力するシリアル通信モジュール１０７と、複数のモニタ信号の各々をトリガに応じて保持するラッチ手段とを有する。例文帳に追加

The semiconductor device 100 having functional modules 101 to 103, includes a monitor signal selector 106 to which a plurality of monitor signals showing internal states are input through a transfer path other than the internal bus 104, a serial communication module 107 which outputs a monitor signal selected by the monitor signal selector 106 to the outside, and a latch means of holding the plurality of monitor signals respectively in accordance with a trigger. - 特許庁

有機薄膜トランジスタにおいて、ポリジアセチレンを半導体層とするトランジスタの作製プロセスであって、少なくとも、液状でジアセチレン化合物を基板上に展開する工程と、該ジアセチレン化合物の結晶状態を形成する工程と、外部からエネルギーを付与することにより該ジアセチレン化合物をトポケミカル重合させてポリジアセチレンを形成する工程を経ること特徴とする有機薄膜トランジスタの製造方法。例文帳に追加

The method for manufacturing the organic thin-film transistor includes at least a step of spreading a diacetylene compound in a liquid state on a substrate, a step of forming a crystal of the diacetylene compound, and a step of topochemical-polymerizing the diacetylene compound with an energy exerted from outside and forming poly diacetylene, as a manufacturing process of a transistor having a semiconductor layer of poly diacetylene. - 特許庁

半導体スイッチング素子１１〜１４と、駆動回路３１〜３４と、スイッチング素子または駆動回路等の致命的異常及び前兆的異常を検出する各種の検出回路及びウォーニング回路と、これらの回路による異常検出時にスイッチング素子１１〜１４の保護動作を行う異常検出ロジック５１〜５４及び駆動回路３１〜３４等と、異常検出信号に基づく信号を外部に出力するための制御回路９１，９２、伝送回路１１０とを備える。例文帳に追加

The transmission circuit 110 is provided with an output terminal for outputting an alarm signal, when the serious fault is detected and an output terminal for outputting a fault factor identification signal, which indicating a factor of fault including serious fault and predictive fault. - 特許庁

基板１−０と、圧電性を有する半導体材料からなる伝搬層１−１と、伝搬層１−１の表面に局所的に形成される一組ないしそれ以上の櫛形電極１−３、１−４と、伝搬層１−１の表面に局所的に形成されるゲート電極１−６からなり、上記ゲート電極１−６が櫛形電極１−３、１−４から放射され伝搬層を伝搬する表面弾性波の伝搬領域１−５の外部に形成される構成とする。例文帳に追加

The gate electrode 1-6 is formed in the exterior of the propagation region 1-5 of the surface acoustic wave which is emitted from the comb type electrodes 1-3 and 1-4, and propagated in the propagation layer. - 特許庁

内部側にＡｌワイヤがボンディングされると共に、外部側に直接またはメッキ層を介して配線、回路、端子などが半田接続される半導体モジュール用リード端子部材１は、ＣｕまたはＣｕ合金からなるリード端子本体２と、このリード端子本体２に対して部分的に埋め込み接合され、かつ厚さが15μm以上でリード端子部材１の総厚の50％以下のＡｌまたはＡｌ合金からなるボンディング部３とを具備する。例文帳に追加

The member is provided with a lead terminal main body 2 constituted of Cu or Cu alloy and a bonding part 3 which is partially buried/connected into the lead terminal main body 2 and is constituted of Al or Al alloy whose thickness is not less than 15 μm and which is not more than 50% of the total thickness of the lead terminal member 1. - 特許庁

上記の課題を解決するため、トランスファモ−ルド法に最適な配線基板を形成し、充填部材が充填されている非貫通導通穴を有する配線基板と、前記配線基板に搭載する部品素子と、前記搭載した部品素子を被覆する封止物質と、前記配線基板の非貫通導通穴のほぼ中心を分割切断して形成する非貫通導通溝を外部との電気的な接続をする端面電極とする電子部品であって、この充填部材の下端は配線基板の下端面に陥没してなる非貫通導通溝であり、この非貫通導通溝の下端面の陥没部に金属導体が露呈した端面電極を形成するチップ形電子部品を供給する。例文帳に追加

In the chip-type electronic component, the lower edge of the filling member is the non-through conduction groove collapsing on the lower end face of the wiring board, and the end face electrode, where a metal conductor is exposed, is formed at the collapsed section on the lower end face of the non-through conduction groove. - 特許庁