「Cell Array」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

The shutter 12 has a plurality of opening patterns, and in each pattern, light passing each opening part of the shutter 12 enters each different domain of the image cell array 14 respectively.例文帳に追加

シャッター１２の開口パターンは複数あり、各パターンにおいて、シャッター１２の各開口部を通過する光は、撮像セルアレイ１４の互いに異なる領域に入射する。 - 特許庁

An average calculation unit 11 operates the average value of the output voltage of each photoelectric conversion cell in a predetermined range R of the sensor array 1.例文帳に追加

平均計算ユニット１１は、ＡＤＣ６の出力に基づいて、センサアレイ１の予め決められた領域Ｒの各光電変換セルの出力電圧の平均値を演算する。 - 特許庁

A contact opening 121 is formed in the dielectric layer 120 lowered to the surface of a bit line diffused part 115 of the specified region at the outside of the memory cell sub-array.例文帳に追加

コンタクト開口１２１は、メモリセルサブアレイに対して外側にある規定された領域のビットライン拡散部１１５の表面まで下がった誘電層１２０に形成される。 - 特許庁

A scaler 15 performs reduction scaling for displaying a video in the sub-areas on the upper side or the lower side of a liquid crystal cell array 17 in a partial screen display mode.例文帳に追加

スケーラ１５は、部分画面表示モード時に、液晶セルアレイ１７の上側または下側のサブ領域に映像を表示するための縮小スケーリングを行う。 - 特許庁

A motion-adaptive grayscale level conversion processing section 21 stands between a video signal source VS and a pixel array 2 which includes a liquid crystal cell of a normally black and vertical alignment mode.例文帳に追加

ノーマリーブラックかつ垂直配向モードの液晶セルを含む画素アレイ２と、映像信号源ＶＳとの間には、動き適応型階調変換処理部２１が介在している。 - 特許庁

A transistor N10 is connected between a tangent line node ND1 connected to a memory cell array MCA and a resistor R1 constituting a voltage detecting circuit VDC.例文帳に追加

メモリセルアレイＭＣＡに接続される接続ノードＮＤ１と、電圧検出回路ＶＤＣを構成する抵抗Ｒ１の相互間には、トランジスタＮ１０が接続されている。 - 特許庁

This device comprises: a semiconductor memory circuit including a memory cell array wherein normal cells are integrated; and the fuse circuit wherein fuse cells 1 storing the operating information of the semiconductor memory circuit are integrated.例文帳に追加

ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、半導体メモリ回路の動作情報を記憶するフューズセル１が集積されるフューズ回路とを有する。 - 特許庁

An orthogonal memory 80 for converting an array of system bus data (DTV) and arithmetic data (DTH) is disposed between a system bus interface and a memory cell mat for storing the arithmetic data.例文帳に追加

システムバスインターフェイスと演算用データを格納するメモリセルマットの間に、システムバスデータ（ＤＴＶ）と演算用データ（ＤＴＨ）の配列を変換する直交メモリ（８０）を設ける。 - 特許庁

To provide an organic photoelectric conversion element having high efficiency of photoelectric conversion and durability, and to provide a solar cell and photosensor array using the organic photoelectric conversion element.例文帳に追加

光電変換効率及び耐久性の高い有機光電変換素子、この有機光電変換素子を用いた太陽電池及び光アレイセンサを提供することにある。 - 特許庁

To provide a microwell array chip having a structure comprising regularly-arranged microwells and capable of holding a single cell or a single microorganism in a single well.例文帳に追加

規則正しく配列されたマイクロウェルからなる構造を有し、単一のウェルに単一の細胞または微生物を収納することができるマイクロウェルアレイチップの提供。 - 特許庁

To provide a semiconductor device that prevents a precharge speed from decreasing owing to a wiring layout when a memory cell array having a hierarchical bit line configuration is in precharge operation.例文帳に追加

ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。 - 特許庁

A memory cell array is disposed in an area other than a wiring area for buffering, and the wiring for buffering is constituted in the same wiring layer as the wiring comprising the functions of the memory macro.例文帳に追加

メモリセルアレイは、バッファ用の配線領域以外の領域に配置され、バッファ用の配線は、メモリマクロの機能を構成する配線と同一の配線層に形成される。 - 特許庁

A data bus control circuit 13 is provided to switch a data transmission circuit in the data bus coupled to the memory cell array on the basis of the result of the address decoder.例文帳に追加

上記アドレスデコーダのデコード結果に基づいて、上記メモリセルアレイに結合されたデータバスにおけるデータ伝達路の切り替えを可能とするデータバス制御回路（１３）を設ける。 - 特許庁

A row decoder circuit 31, adjacent to this cell array 21, is formed by using a Vpp oxide film 31a having a second thickness which is thicker than the Vcc oxide film 21a.例文帳に追加

このセルアレイ２１に隣接するロウデコーダ回路３１は、上記Ｖｃｃ酸化膜２１ａよりも厚い、第２の膜厚を有するＶｐｐ酸化膜３１ａを用いて形成する。 - 特許庁

To provide a semiconductor storage device, wherein a chip area can be reduced by using a vertical transistor in an end region of a memory cell array region as a portion of a predetermined circuit.例文帳に追加

メモリセルアレイ領域の端部領域の縦型トランジスタを所定の回路の一部として利用してチップ面積を削減可能な半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile memory array which can implement high cell density and higher operation speed caused by lower bit line resistance, and is hardly influenced by disturbance to a stored content at reading and writing.例文帳に追加

高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。 - 特許庁

To provide a resistance change element capable of binarization or multivalued configuration and of controlling a change in resistance with precision, a memory cell array, and a resistance change device.例文帳に追加

本発明によれば、２値又は多値化が可能で抵抗の変化を制度よく制御できる抵抗変化素子、本発明のメモリセルアレイ、及び抵抗変化装置を提供する。 - 特許庁

To increase a degree of freedom in a data setting of a reference element while suppressing increase of an occupied area of a cell array, and to suppress the occurrence of read disturbance in the reference element.例文帳に追加

セルアレイの占有面積の増大を抑制しつつ、参照素子のデータ設定の自由度を高め、かつ参照素子における読み出しディスターブの発生を抑制する。 - 特許庁

In reading from a memory cell array 10, a plate line PL is charged to a power source potential VDD before drive of a corresponding word line WL by a drive control circuit 50.例文帳に追加

メモリセルアレイ１０に対する読み出し時、駆動制御回路５０によって該当するワード線ＷＬの駆動前にプレート線ＰＬを電源電位ＶＤＤに充電する。 - 特許庁

To provide a cell array sorter capable of adhering each of individual cells regularly on a substrate plate and then isolating the adhered cells without damaging for recovering them.例文帳に追加

個々の細胞を規則正しく基板上に接着し且つ接着された細胞を損傷することなく遊離させ回収することが可能なセルアレイソータの提供。 - 特許庁

For example, when read/write operation of 7 bits data in which parity bits of 3 bits are added to 4 bits data is performed for a memory cell array 21, error correction is performed every 7 bits data.例文帳に追加

メモリセルアレイ２１に、例えば、４ビットのデータに３ビットのパリティビットが付加された７ビットデータのリード／ライト動作を行う際、７ビットデータ毎にエラー訂正が行われる。 - 特許庁

At the time, a bit line signal of a redundant cell array block section is amplified by a redundant first amplifying section, and it is further amplified by a second redundant amplifying section and a third redundant amplifying section.例文帳に追加

その時、冗長第１増幅部で冗長セルアレイブロック部のビットライン信号を増幅し、それを第２冗長増幅部、第３冗長増幅部でさらに増幅する。 - 特許庁

To provide an integrated circuit memory array in which an operation mode of a single memory cell for each one bit or an operation mode of memory cells of two pieces or more for each one bit is easily switched.例文帳に追加

１ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを提供する。 - 特許庁

To provide a programming and erasing method for a reference cell of a NROM array, which improve reduction of durability of a product, increase in loss of electric charges, and reduction of yield.例文帳に追加

製品の耐久性の低下、電荷損失の増大および歩留りの低下を改善する、ＮＲＯＭアレイの基準セルのプログラミングおよび消去方法を提供する。 - 特許庁

In a memory cell array 1, a plurality of memory cells, which store n values (where n is a natural number ≥2) made by first, second and to n-th states, is arranged in matrix.例文帳に追加

メモリセルアレイ１は、第１、第２乃至第ｎの状態からなるｎ値（ｎは２以上の自然数）を記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

Consequently, a large capacitance characteristic which has been conventionally achieved only by an embedded array or a cell base IC can be achieved and a desired delay characteristic can also be obtained.例文帳に追加

従来はエンベデッドアレイやセルベースＩＣでしか対応できなかったような大容量の容量特性を得ることや、所望の遅延特性を得ることができる。 - 特許庁

A flash EEPROM 100 has a trimming value storage area 130 for storing a trimming value corresponding to each erase unit area 120 included in a memory cell array 110.例文帳に追加

フラッシュＥＥＰＲＯＭ１００は、メモリセルアレイ１１０に含まれる各消去単位領域１２０に対応して、トリミング値を記憶するトリミング値記憶領域１３０を備える。 - 特許庁

To provide the manufacturing method of a mask ROM, capable of reducing a cell array region by efficiently reducing the pitch of an embedded type impurity diffused region.例文帳に追加

埋込型不純物拡散領域のピッチを効率的に縮小することにより、セルアレイ面積を縮小することができるマスクＲＯＭの製造方法を提供する。 - 特許庁

This memory has a memory cell array 20 consisting of plural memory cells 21, word lines 12 having the same number as the number of rows of the memory cells 21 are connected respectively to gates of the memory cells 21.例文帳に追加

複数個のメモリセル２１からなるメモリセルアレイ２０を有し、メモリセル２１の行数と同数のワード線１２がメモリセル２１のゲートに夫々接続されている。 - 特許庁

This device is provided with a memory cell array and an information changing circuit, an the information changing circuit is provided with a register for storing outside depth information outputted from a memory controller.例文帳に追加

メモリセルアレイ及び情報変更回路を備え、情報変更回路は、前記メモリコントローラから出力される外部深さ情報を貯蔵するレジスターを備える。 - 特許庁

A nonvolatile semiconductor memory device 10 comprises: a memory cell array 11 having multiple pages which are provided in a common semiconductor region and respectively including multiple electrically-rewritable memory cells; a control circuit 23 for applying erasing operation to a selected page; and a verification circuit 18 for determining whether or not the memory cell array 11 has an excessively-erased memory cell after the erasing operation.例文帳に追加

不揮発性半導体記憶装置１０は、共通の半導体領域に設けられた複数のページを有し、複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイ１１と、選択ページに対して消去動作を行う制御回路２３と、消去動作後に、メモリセルアレイ１１に対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路１８とを含む。 - 特許庁

In the OTP memory having a memory cell array and an inspection circuit, the OTP memory with a low failure rate is provided, by predicting the failure rate of the memory element of the memory cell array from a cumulative frequency distribution of a short circuit rate, with respect to a writing voltage of the memory element included in the inspection circuit, and eliminating a substrate with a high failure rate.例文帳に追加

メモリセルアレイと検査回路を有するＯＴＰメモリにおいて、検査回路が有するメモリ素子の書き込み電圧に対するショート率を累積度数分布から、メモリセルアレイが有するメモリ素子の不良の発生率を予測し、不良の発生率が高い基板を排除することにより、不良の発生率が低いＯＴＰメモリを提供することができる。 - 特許庁

This circuit is provided with a memory cell array 1, an ATD circuit 7 detecting transition of a row address signal and transition of a column address signal, and a control circuit 5 generating an internal circuit control signal having desired length required for row access for the memory cell array based on only a detected output of the ATD circuit and controlling row access and column access based on this control signal.例文帳に追加

メモリセルアレイ1 と、ロウアドレス信号の遷移およびカラムアドレス信号の遷移をそれぞれ検知するATD 回路7 と、ATD 検知出力のみに基づいてメモリセルアレイに対するロウアクセスに必要な所望の長さの内部回路制御信号を発生し、この制御信号に基づいてロウアクセスおよびカラムアクセスを制御する制御回路5 とを具備する。 - 特許庁

This circuit is provided with a memory cell array comprising redundant elements used for replacement of a defective element, a decoder circuit performing row and column selection of this memory cell array, and a replacement control circuit storing defective address, performing detection of coincidence between an inputted address and a defective address and controlling the decoder circuit so that the defective element is replaced by a redundant element.例文帳に追加

不良エレメントの置換に用いられる冗長エレメントを含むメモリセルアレイと、このメモリセルアレイの行列選択を行うデコーダ回路と、不良アドレスを記憶し、入力されたアドレスと不良アドレスの一致検出を行って不良エレメントを冗長エレメントで置き換えるべく前記デコード回路を制御する置換制御回路とを備える。 - 特許庁

The NAND flash memory is provided with: a memory cell array 11 comprised of first, second, and third NAND blocks BK1, BK2, BK3 disposed in order in a first direction; first and second transfer transistor blocks 21 disposed in order in the first direction at a second direction crossing the first direction of the memory cell array 11.例文帳に追加

本発明の例に係わるＮＡＮＤ型フラッシュメモリは、第１方向に順番に配置される第１、第２及び第３ＮＡＮＤブロックＢＫ１，ＢＫ２，ＢＫ３から構成されるメモリセルアレイ１１と、メモリセルアレイ１１の第１方向に交差する第２方向の一端において第１方向に順番に配置される第１及び第２転送トランジスタブロック２１とを備える。 - 特許庁

A contact type mask ROM including the memory cell array region 10 and a peripheral circuit region, includes a plurality of vias 104A to 104R, and 102R to 102H connecting predetermined wiring layers to each other, wherein the via 102A to 102H of the memory cell array region used for programming, and the vias 104A to 104R in the peripheral circuit region are different in diameter.例文帳に追加

メモリセルアレイ領域１０と、周辺回路領域を含むコンタクト方式のマスクＲＯＭであって、所定の配線層間を接続する複数のビア１０４Ａ〜Ｒ、１０２Ａ〜Ｈ、を含み、プログラミングに使用されるメモリセルアレイ領域１０のビア１０２Ａ〜Ｈと、前記周辺回路領域のビア１０４Ａ〜Ｒとでは、径の大きさが異なるマスクＲＯＭ。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁

Preferably, a controller performing set-up algorithm is formed on the same chip, mostly preferably, this set-up program decides a writing current (some times, a writing current is plural) used when binary data bits are written in a memory cell array, simultaneously, a writing current holding data previously written in the other memory cell of the array.例文帳に追加

好ましくは、これと同じチップ上にセットアップアルゴリズムを実行するコントローラが形成され、最も好ましくは、このセットアッププログラムは、アレイのメモリセルに２進データビットを書き込む際に使用される書き込み電流（書き込み電流は複数の場合もある）であって、同時に、アレイの他のメモリセルに以前書き込まれたデータを保持する書き込み電流を決定する。 - 特許庁

The semiconductor memory device is provided with: a memory cell array 1100 in which signal sampling data continuous in time is selectively inverted and stored in advance; and data inversion processing section 1300 for inverting and outputting one of the plurality of data based on the plurality of data read from the memory cell array over a plurality of continuous cycles in a predetermined address sequence.例文帳に追加

時間的に連続した信号のサンプリングデータが予め選択的に反転されて記憶されたメモリセルアレイ（１１００）と、所定のアドレスシーケンスにおける連続した複数のサイクルにわたって前記メモリセルアレイから読み出された複数のデータに基づき該複数のデータの何れかを反転して出力するデータ反転処理部（１３００）とを備える。 - 特許庁

This device has plural selectors connected to plural data lines through which data read out respectively from plural cell array blocks are transmitted, selecting operation of a selector is controlled by a selector control circuit based on a control clock so that read out data are selected by a selector in order of earliness of read-out timing from cell array blocks being respectively correspondent and outputted.例文帳に追加

複数のセルアレイブロックからそれぞれ読み出されたデータが伝送される複数のデータ線に接続された複数のセレクタを有し、読み出されたデータをそれぞれ対応するセルアレイブロックからの読み出しタイミングが速い順にセレクタで選択して出力するように、制御クロックに基いてセレクタの選択動作をセレクタ制御回路で制御する。 - 特許庁

The integrated circuit 1 with built-in ROM having an error correction function comprises: a terminal 13A outputting data read from a data cell array 11A in a ROM 11 having an error correction function to the outside; and a terminal 13B outputting an error correction code read from an error correction code cell array 11B in the ROM 11 having an error correction function.例文帳に追加

誤り訂正機能付きＲＯＭ内蔵集積回路１は、誤り訂正機能付きＲＯＭ１１のデータセルアレイ１１Ａから読み出したデータを外部へ出力する端子１３Ａと、誤り訂正機能付きＲＯＭ１１の誤り訂正コードセルアレイ１１Ｂから読み出した誤り訂正コードを外部へ出力する端子１３Ｂと、を有する。 - 特許庁

This nonvolatile memory includes: a phase-change memory cell array which includes a plurality of normal phase-change memory cells and a plurality of pseudo one time programmable (OTP) phase-change memory cells; a write driver which writes data into the normal and pseudo OTP phase-change memory cells of the phase-change memory cell array; and an OTP controller which selectively disables the write driver.例文帳に追加

本発明において、不揮発性メモリは複数のノーマル相変化メモリセルと複数の擬似ワンタイムプログラマブル（ＯＴＰ）相変化メモリセルとを含む相変化メモリセルアレイ、前記相変化メモリセルアレイの前記ノーマルと擬似ＯＴＰ相変化メモリセルにデータを書き込む書き込みドライバ、及び前記書き込みドライバを選択的にディセーブルするＯＴＰ制御器を含む。 - 特許庁

A photovoltaic power generation apparatus is configured so that operation display means which displays operation states of a photovoltaic power generation panel comprised of a plurality of connected solar cells and a solar cell array is provided on or in the vicinity of the photovoltaic power generation panel and the solar cell array.例文帳に追加

太陽電池セルを複数接続して構成した太陽光発電パネルや太陽電池アレイの動作状態を表示する動作表示手段を、該太陽光発電パネル若しくは該太陽光発電パネル近傍、太陽電池アレイ若しくは太陽電池アレイ近傍に設けて構成したことを特徴とする太陽光発電装置を構成する。 - 特許庁

Upper 2 or 3 metal levels and related vias are mask- programmable, and an interconnection from a mask-programmable upper level to the lower standard cell logic is carried out by using a normal array-like conductor via scattered in the entire standard cell array and a rising output terminal producing a loop structure completed with a program level.例文帳に追加

上位２または３金属レベル及び関連するバイアはマスクプログラム可能であり、マスクプログラム可能上位レベルからその下の標準セル論理への相互接続は、標準セルアレイ全体に散在する通常のアレイ状コンダクタバイア及びプログラムレベルによって完成するループ構造を生成する上昇した出力端子を使用して行われる。 - 特許庁