「Control Bit」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

To a data receiver having received a multicast participation request, whether the packet is a transferrable packet is judged with reference to setting of the marker bit 502 of the packet to control duplication and transfer, and the need of decoding and discarding an undesired frame is eliminated in a data receiver side, so that moving image multicast stream encoded by a MPEG method can be surely reproduced.例文帳に追加

また、マルチキャスト参加要求のあったデータ受信装置に対しては、パケットのマーカービット５０２の設定を参照して転送可能なパケットか否かを判定してパケットの複製及び転送を制御するようにして、データ受信装置側で、不要なフレームを復号して廃棄する必要をなくし、ＭＰＥＧ方式にて符号化された動画像マルチキャストストリーム再生を確実に実行できるようにする。 - 特許庁

Efficient constant bit rate(CBR) control is attained where the buffer memory capacity is relaxed by using an algorithm based on a mixture of information relating to the preceding analysis of only several slices (GOS) of the entire pictures at present and/or the preceding analysis of a single slice of a preceding picture and of information relating to actual encoding data of the entire preceding pictures.例文帳に追加

本発明によれば、現在の全体的なピクチャのうちの僅かに数個のスライス(ＧＯＳ)の事前分析及び／又は先行するピクチャの１個のスライスの事前分析に関する情報と先行する全体的なピクチャの実際のエンコーディングデータに関する情報との混合に基づくアルゴリズムを使用することにより、バッファメモリ容量条件を減少させた効率的な定ビットレート(ＣＢＲ)制御を実現することが可能である。 - 特許庁

When distortion slope is calculated at the processing block 103, a monotone decreasing function is introduced and such a distortion slope as lowering the significance of a code of high order bit plane relatively is employed so that truncation amount of a code block including a coefficient of large absolute value is increased but truncation amount of other code block is decreased thus attaining rate control of good subjective image quality.例文帳に追加

処理ブロック１０３におけるディストーションスロープの計算の際に単調減少の関数を導入し、上位ビットブレーンの符号の重要度を相対的に下げるようなディストーションスロープとすることにより、絶対値大きい係数が含まれるコードブロックのトランケーション量を増加させ、そうでないコードブロックのトランケーション量を減少させることにより、主観画質の良好なレート制御を可能とする。 - 特許庁

The information frame transmitted from a radio base station consists of a sequence of a header H that includes bit and frame synchronizing signals and a sender address, information I denoting number of destination terminals, an address part where addresses A to identify the terminals are arranged by each terminal, an information part where information D addressed to each terminal is arranged in the arranged sequence of each identification information and error control codes.例文帳に追加

無線基地局から送信する情報フレームを、ビット同期とフレーム同期と送信元アドレスを含むヘッダーＨと送信先の端末装置数を含む情報Ｉと端末装置を識別するアドレスＡを端末装置毎に並べたアドレス部と端末装置宛ての情報Ｄをアドレス部の各識別情報の並び順に従って並べた情報部と誤り制御符号を順番に並べて形成する。 - 特許庁

This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.例文帳に追加

半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。 - 特許庁

The remote controller 300 for remotely controlling an image pickup device 200 via a network 100 remotely controls the camera 10 via the network 100 by a camera control client 411 and is provided with a client terminal 60 that receives a video signal by video reception software 412 and a bit map display device 135 that displays the video signal as an image when a video display window 600 is started.例文帳に追加

ネットワーク１００を介して撮像装置２００の遠隔制御を行う遠隔制御装置３００は、カメラ制御クライアント４１１によりカメラ１０をネットワーク１００を介して遠隔制御すると共に、映像受信ソフトウェア４１２により映像信号を受信するクライアント端末６０と、映像表示ウィンドウ６００が起動したときに映像信号を画像として表示されるビットマップディスプレイ１３５とを備える。 - 特許庁

The semiconductor comprises a plurality of memory cells interconnected in series each having a floating gate and a control gate; two selection transistors connected across the plurality of memory cells; a bit line that contacts the impurity region of one of the two selection transistors; and a ground line that contacts the impurity region of the other of the two selection transistors.例文帳に追加

フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有していることを特徴とする。 - 特許庁

To obtain a semiconductor storage device in which a conventional circuit easily prevents malfunction such as output noise and latch data break, output delay, etc., due to the data lines of a reading system from a pair of bit lines to an output buffer being influenced by the noise generated by the operation of a peripheral circuit without adding an unnecessary control circuit and an unnecessary layout for noise measurement and deterioration of a memory circuit.例文帳に追加

余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得る。 - 特許庁

To provide a PLL synchronization stabilizing method for a bit free CDR by preventing occurrence of multiple synchronization of a PLL frequency and missynchronization at a 2/3 period equivalent to the frequency for input data so as to avoid unstable control over the input data due to jitter at a low speed.例文帳に追加

本発明は入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法に関し，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止し，入力データが低速時のジッタによる制御の不安定を防止することを目的とする。 - 特許庁

To effectively suppress the DC component of an output cord word string by permitting DSV control without applying a redundant bit to the output cord word string, to demodulate by the same demodulator, and to prevent the illegal copy or the like of a disk without causing the deterioration of main information even when copy protection information is embedded in a signal because of difficulty of knowing auxiliary information only with information on a demodulated word.例文帳に追加

本発明は、出力符号語列に冗長ビットを加えることなくＤＳＶ制御が可能となり、出力符号語列のＤＣ成分の効果的に抑圧し、同一の復調器によって復調が可能であり、復調語の情報だけでは補助情報を知り得ることは困難で、そのためコピープロテクト情報をたとえ信号に埋め込んだとしても主情報の劣化は生じさせることなくディスクの不正コピー等が防止可能である。 - 特許庁

The control data of the second logic level deciding that the write control voltage is not applied to the bit line is stored in a data storage circuit other than the data storage circuit in which externally inputted control data are stored.例文帳に追加

電荷蓄積層を有するメモリセルが行列を形成しマトリクス状に配置されたメモリセルアレイと、それぞれがそれぞれの行を形成する前記メモリセルに共通に接続される複数のワード線と、それぞれがそれぞれの列を形成する前記メモリセルに共通に接続される複数のビット線と、前記ワード線を選択し書き込み電圧を印加する手段と、選択されたワード線に接続される前記メモリセルの前記電荷蓄積層に電荷蓄積を行うための書き込み制御電圧を前記ビット線に印加するか否かを決める第１の論理レベルあるいは第２の論理レベルの制御データを記憶する、それぞれがそれぞれのビット線に設けられた複数のデータ記憶回路と、を具備し、外部から入力された制御データが記憶される前記データ記憶回路以外の前記データ記憶回路に、前記ビット線に前記書き込み制御電圧を印加しないように決める前記第２の論理レベルの制御データを、内部で記憶させる。 - 特許庁

A multiplex transmission circuit comprising an input register (304) storing a primary data character of start-stop system to be transmitted, an inputting process of a secondary data character (302) receiving the secondary data character such as status control signals, an output registers (305), a gate (330-332) transferring primary data characters to the output register (305) from the input register (304) when the output register is open and the input register is full, a transfer device (351) transferring a secondary character with given instruction bit to the output register (305) from the secondary data input system when the input register (304) is not full, a means to output data character in the output register to output line (110). 例文帳に追加

送信する調歩式一次データキャラクタを格納する入力レジスタ(304)と、ステータス制御信号等の二次データキャラクタを受入れる二次データキャラクタ入力手段(302)と、……出力レジスタ(305)と、……出力レジスタが空で、入力レジスタが一杯の時一次データキャラクタを入力レジスタ(304)から出力レジスタ(305)へ転送するゲート手段(330～332)と、……入力レジスタ(304)が一杯でない時二次キャラクタを二次データ入力手段からマーク指示ビット等を付与して出力レジスタ(305)へ転送する転送手段(351)と、……出力レジスタ内のデータキャラクタを出力線(110)へ出力する手段とを備えた多重化送信回路。 - 特許庁