「Control Bit」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

Also, Y reading data lines on which a reading data current passes in reading data, and Y connection control sections are established by combining electrically Y bit lines and Y reading data lines per each group.例文帳に追加

また、データ読出時に、データ読出電流が通過するＹ本の読出データ線を設けて、各グループ毎にＹ本のビット線とＹ本の読出データ線とを電気的に結合するＹ個の接続制御部を設ける。 - 特許庁

When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.例文帳に追加

又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁

As a method of transmitting the incoming call restricting signal or the incoming call restricting release signal, a method which uses control message or tone signal or EI frame bit in the V5.2 interface is available.例文帳に追加

着信規制信号あるいは着信規制解除信号を送信する方法として、Ｖ５．２インタフェースにおける制御メッセージや、トーン信号によるもの、あるいは、Ｅ１フレームビットを使ったものが可能である。 - 特許庁

In the display device, a signal control part receives an n+k bit first video signal per pixel from the external part and constitutes a second video signal from lower n bits of the first video signal.例文帳に追加

本発明によるディスプレイ装置では、信号制御部が、１画素当たりn＋kビットの第１映像信号を外部から受け、その第１映像信号の下位nビットから第２映像信号を構成する。 - 特許庁

When the coding bit rate is changed over, a delay buffer control unit 15 obtains the first writing pointer after changeover and the changed packet length of a written packet, and then, performs notification to the delay buffer 14.例文帳に追加

遅延バッファ制御部１５は、符号化ビットレートの切り替え時、切り替え後の最初の書き込みポインタと、書き込み途中のパケットの変更されたパケット長を求め、遅延バッファ１４に通知する。 - 特許庁

The graphic display device for displaying a graphic represented by binary bit map data 1a includes a display device 3 having plural sub-pixels, and a control part 20 for controlling the display device.例文帳に追加

２値のビットマップデータにより表された図形を表示するための図形表示装置１ａは、複数のサブピクセルを有する表示デバイス３と、前記表示デバイスを制御する制御部２０とを備えている。 - 特許庁

The switching circuit is operative to selectively connect the charge sharing circuit to at least a given one of the bit lines in accordance with a first control signal to be supplied to the switching circuit.例文帳に追加

スイッチング回路は、そのスイッチング回路に供給される第１制御信号に応じてチャージ・シェアリング回路をビット線の所与の少なくとも１本に選択的に接続させるように動作する。 - 特許庁

The plurality of page buffers are connected to at least every pair of the plurality of bit lines one by one and the sensing lines are respectively precharged by the precharge voltage in response to a precharge control signal.例文帳に追加

複数のページバッファは、複数のビットラインの少なくとも一対のビットラインごとに一つずつ連結され、プリチャージ制御信号に応答してセンシングラインをプリチャージ電圧でそれぞれプリチャージする。 - 特許庁

The precharge control circuit 15 determines the timing of precharge to a plurality of readout bit line pairs RDT_0, RDB_0-RDT_n-1, RDB_n-1 according to an external clock signal CLK.例文帳に追加

プリチャージ制御回路１５は、外部クロック信号ＣＬＫに応じて複数の読み出し用ビット線対ＲＤＴ_０、ＲＤＢ_０〜ＲＤＴ_ｎ−１、ＲＤＢ_ｎ−１に対するプリチャージのタイミングを決定する。 - 特許庁

A nonvolatile semiconductor memory device 1 includes a memory cell array 10 having a plurality of memory cells capable of storing multiple bits, a plurality of bit lines connected to the memory cell array 10, and a control circuit 19.例文帳に追加

不揮発性半導体記憶装置１は、複数ビットを記憶可能なメモリセルを複数個有するメモリセルアレイ１０と、メモリセルアレイ１０に接続された複数のビット線と、制御回路１９とを含む。 - 特許庁

To easily control the potential of a bit line after overdrive to desired restoration potential in an overdrive circuit for generating the operation potential of a sense amplifier.例文帳に追加

本発明は、センスアンプの動作電位を生成するためのオーバードライブ回路において、オーバードライブ後のビット線の電位を所望のリストア電位に容易に制御できるようにすることを最も主要な特徴としている。 - 特許庁

In IA-64, Intel's upcoming 64-bit architecture, the compiler will play a pivotal role in using predication and control speculation to expose more ILP(instruction-level parallelism). 例文帳に追加

インテルの新規登場の64ビット・アーキテクチャIA-64では,コンパイラが中心的役割を果たし, 条件付き実行制御および投機的実行制御を使用して,さらなるILP(命令レベルの並列処理)を実現させる. - コンピューター用語辞典

In the case of reproduction in a reverse direction, a read control circuit 4 references the stream structural table 7 in reverse sequence, allows a decoder 5 to read a require frame stream from the bit stream storage memory 3 and to decode it.例文帳に追加

逆方向再生時には、読み出し制御回路４はストリーム構造表７を逆順に参照し、必要なフレーム列をビット列記憶メモリ３から復号器５に読み出し復号に供する。 - 特許庁

The device, having received the trouble information, selectively performs control, such as compulsive insertion of bit errors of the UNIIF part of own device, stoppage of a transmission signal, notification to a maintenance personnel by LED or the like, etc.例文帳に追加

障害情報を受信した装置では、自装置のUNIIF 部の強制的なビットエラーの挿入や送信信号の停止、及びLED 等による保守者への通知等の制御を選択して行なう。 - 特許庁

Further, the stored code data converted according to the output control system are outputted to the printer 113, bit image data are generated by the printer 113 and outputted to a sheet of paper b a printer engine 112.例文帳に追加

そして、その格納した出力制御体系に応じて変換したコードデータをプリンタ１１３側へ出力し、プリンタ１１３でビットイメージデータが生成され、プリンタ・エンジン１１２によって紙に出力される。 - 特許庁

When the data are reproduced, the additional configuration bit information, that is, "0" or "1", is obtained by detecting the parity of the recording frame corresponding to the additional data and the parity of the configuration data of the user control data (UCD).例文帳に追加

また、再生時においては、付加データ対応レコーディングフレームのパリティと、ユーザ制御データ（ＵＣＤ）の構成データのパリティを検出することで、付加構成ビット情報［０］または［１］を取得する。 - 特許庁

The main control part 1 specifies a record to be retrieved by reading out a change bit from an index file 22 for an item to be retrieved in accordance with a retrieval starting position and a retrieving direction.例文帳に追加

主制御部１は、検索を開始する位置と検索方向に従って、検索対象項目のインデックスファイル２２から変化ビットを読み込むことにより検索対象のレコードを特定する。 - 特許庁

Furthermore, if an effective bit V supplied from the effective bit register 40 determines whether unit data d in a cache line C, designated by index data Id supplied from a CPU 20, is valid or invalid for each bank B; a read control means 60 in the cache memory device 10 supplies the index data Id only with respect to a plurality of control wires in the valid bank B.例文帳に追加

また、キャッシュメモリ装置１０における読出制御手段６０は、有効ビットレジスタ４０から供給される有効ビットＶによって、ＣＰＵ２０から供給されるインデックスデータＩｄにて指定されたキャッシュラインＣにおける単位データｄの有効または無効がバンクＢ毎に指定されると、有効とされたバンクＢにおける複数の制御配線に対してのみインデックスデータＩｄを供給する。 - 特許庁

A line width control section 3 receives the line width control information S1 as a input, and ORs an initial value of N-bit data equal to the number of divisions of the current pixel and (N-1) data bits to generate image data being fine divisions of the target pixel.例文帳に追加

線幅制御部３は、線幅制御情報Ｓ１を入力として受け、線幅情報から時分割クロックを用いて現画素の前記分割数と同じＮビットデータの初期値と（Ｎ−１）個のデータビットの論理和をとり、注目画素を細分化した画像データを生成する。 - 特許庁

When a necessity arises to urgently stop the train, a ground device 11 generates the emergency stop signal by the data row composition not possible in the normal train control signal with a bit length shorter than the normal train control signal and it sends the signal to a rail 14 from a transmitter 12.例文帳に追加

緊急に列車を停止させる必要が生じた場合、地上装置１１は、通常の列車制御信号にはありえないデータ列構成で、通常の列車制御信号よりも短いビット長にて緊急停止信号を生成し、送信器１２からレール１４に送信する。 - 特許庁

Based on the thermal transfer characteristics of a thermal head or an ink sheet, normal sections (e.g. 16-240) capable of stabilized gradation control, and first specific sections (e.g. 1-15) and second specific sections (e.g. 241-254) where gradation control becomes unstable are set for 8 bit pixel values 0-255.例文帳に追加

８ビットの画素値０〜２５５のうち、サーマルヘッドやインクシートの熱転写特性に基づいて、安定した階調制御が可能な通常区間（例：１６〜２４０）と、階調制御が不安定になる第１の特定区間（例：１〜１５）および第２の特定区間（例：２４１〜２５４）とを設定する。 - 特許庁

Further, the device is equipped with a clock control circuit 7 for performing control to stop supplying clocks while decoding is not performed and a selector 8 for fixing an input to the code tables not to be selected when selecting one code table out of the plurality of code tables in accordance with the encoded bit streams.例文帳に追加

さらに、復号を行わない期間はクロックの供給を停止するように制御するクロック制御回路７と、符号化されたビット列に応じて複数の符号テーブルから１つの符号テーブルが選択される場合に選択されない符号テーブルへの入力を固定するセレクタ８とを備える。 - 特許庁

The main CPU 21 divides the data of 16-bit constitution indicating the number of held balls to the data of high-order 8 bits and the data of low- order 8 bits, transmits control signals indicating these pieces of data in order, and transmits strobe signals corresponding to the respective control signals through respectively different transmission lines.例文帳に追加

メインＣＰＵ２１は、保留玉数を示す１６ビット構成のデータを上位８ビットのデータと下位８ビットのデータとに分割し、これらデータを示す制御信号を順に送信するとともに、各制御信号に対応するストローブ信号をそれぞれ異なる伝送ラインを介して送信する。 - 特許庁

Upon detecting "input absent" based on the bit configuration of parallel data P, a second detection circuit 132 outputs a second control signal ctr2 for allowing the upper layer to output the power supply control signal ctr0 for turning off the power supply of each of the receiver circuit 120 and the recovery conversion circuit 122.例文帳に追加

第２の検出回路１３２は、パラレルデータＰのビット構成に基づいて「入力無し」を検出したときに、レシーバー回路１２０とリカバリ変換回路１２２の電源をオフする電源制御信号ｃｔｒ０を上位層に出させるための第２の制御信号ｃｔｒ２を出力する。 - 特許庁

The control means performs control to perform image processing of the partial areas of at least a data row of (L1+, ..., +LN) length formed by arraying data of respective pixels when bit lengths of respective pixels in partial areas corresponding to one processor are L1 to LN.例文帳に追加

前記制御手段は、あるプロセッサに対応する部分領域の各画素のビット長がそれぞれＬ１〜ＬＮである場合に、該プロセッサが前記各画素のデータを並べた（Ｌ１＋・・・＋ＬＮ）長のデータ列を少なくとも対象として該部分領域の画像処理を行うように制御することを特徴とする。 - 特許庁

When the copy control information allows recording of only one generation, the digital information is converted to a predetermined number of predetermined bit rates, the copy frequency information is recorded in the recording medium, and the disabling operation and update operation are controlled according to the copy control information.例文帳に追加

前記コピー制御情報が、一世代のみ記録を許すことを示すものである場合には、予め定めた数の予め定めたビットレートに変換し、前記コピー回数情報を前記記録媒体に記録し、コピー制御情報に従い、不能化動作と、更新動作を制御する。 - 特許庁

Further, the control circuit 23 applies switching control to the analog switches 16, 18, 19 so as to separate the first and second ladder resistors 2, 3 from each other and provides an output of 3-bit D/A conversion signals from output terminals OUT 1, OUT 2 through the first and second buffers 14, 15.例文帳に追加

また第１および第２のラダー抵抗２および３を分離するようにアナログスイッチ１６，１８，１９を切替制御して、第１のバッファ１４および第２のバッファ１５を通じて出力端子ＯＵＴ１およびＯＵＴ２から３ビットのＤ／Ａ変換信号を出力させる。 - 特許庁

An approach route is composed of a phase compensator, a ΔΣ modulator receiving a phase-compensating output and converting the phase-compensating output into a control code at a specified bit, a PWM modulator receiving the control code and forming a PWM signal and an output circuit receiving the PWM signal and driving a voice coil.例文帳に追加

位相補償器と、位相補出力を受けて所定ビットの制御コードに変換するΔΣ変調器と、制御コードを受けてＰＷＭ信号を形成するＰＷＭ変調器と、ＰＷＭ信号を受けてボイスコイルを駆動する出力回路とで往路経路を構成する。 - 特許庁

Among discharge command signals transmittted to a discharge control device 20 from a game control device 10, a winning ball discharge requiring signal is composed of 8-bit data composed of superordinate 4 bits for expressing discharge requiring number data and subordinate 4 bits by reversing a value of these superordinate 4 bits.例文帳に追加

遊技制御装置１０から排出制御装置２０に送信される排出指令信号のうち、賞球排出を要求する信号を、排出要求数データを表現する上位４ビットと、この上位４ビットの値を反転した下位４ビットからなる８ビットデータで構成した。 - 特許庁

A μP 13 reads a reset register inside a peripheral circuit 17, and when an LED display bit is raised, reads the version number of the downloaded control program file inside a fixed address inside an EEPROM 15 and displays the version number of the control program file at an LED 18 for the version number display.例文帳に追加

μＰ１３は周辺回路１７内のリセットレジスタをリードし、ＬＥＤ表示ビットが立っていれば、ＥＥＰＲＯＭ１５内の固定番地内のダウンロードされている制御プログラムファイル版数をリードし、版数表示用ＬＥＤ１８にその制御プログラムファイル版数を表示させる。 - 特許庁

An A/D converter 12 receiving an operating mode setting signal S10 being a 1-bit analog signal and a control signal S11 converts them into a corresponding output signal S12 of the A/D converter and an operating mode control circuit 13 converts the output signal S12 into a corresponding operating mode decision signal S13.例文帳に追加

１ビットのアナログ信号である動作モード設定信号Ｓ１０と制御信号Ｓ１１を与えると、Ａ／Ｄコンバータ１２で対応するＡ／Ｄコンバータ出力信号Ｓ１２に変換され、動作モード制御回路１３で対応する動作モード決定信号Ｓ１３に変換される。 - 特許庁

If the transmission of the message ends in failure as the control unit loses arbitration (S15: NO) although starting the transmission, the control unit of the in-vehicle communication device increases the priority level of the message by subtracting the numeral that the high-order bit sequence of the arbitration field of the message and tries to send the message out again.例文帳に追加

車載通信装置の制御部は、送出を開始したにも拘わらず調停に負け（Ｓ１５：ＮＯ）、メッセージを送出することができなかった場合はメッセージのアービトレーションフィールドの上位ビット列が表す数値を減じて（Ｓ１７）メッセージの優先度を高め、再度送出を試みる。 - 特許庁

Each CC cell holds a control condition signal to be preliminarily inputted by comparison condition input lines CL, CL/in addition to functions of each CM cell and invalidates detection of non- coincidence between the tag data and the retrieval keyword in the corresponding bit according to the control condition signal.例文帳に追加

各ＣＣセルは、各ＣＭセルの機能に加えて、比較条件入力線ＣＬ，ＣＬ／によって予め入力される制御条件信号を保持し、制御条件信号に応じて、対応するビットにおけるタグデータと検索キーワードとの間の不一致検出を無効とする。 - 特許庁

When a train 15 enters a track section 2T where the ground device 11 is installed, the ground device 11 encodes the train control information based on an n-bit code table, and transmits a train control signal with the code set from a transmitter 12 to a rail 14.例文帳に追加

列車１５が地上装置１１の設置されている軌道区間２Ｔに進入すると、地上装置１１は、ｎビットのコード表に基づいて列車制御情報を符号化して、そのコードを設定した列車制御信号を送信器１２からレール１４に伝送する。 - 特許庁

The switch circuit 2 outputs selectively either of an output value of the most significant bit by any counter other than an destination of output or a common counter control signal Sin used commonly for all counters as counter control signals S1-Sn for each counter 1-1 to 1-n.例文帳に追加

スイッチ回路２は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号Ｓｉｎのいずれかを、カウンタ制御信号Ｓ１〜Ｓｎとしてカウンタ１−１〜１−ｎごとに選択的に出力する。 - 特許庁

The second byte of an error command 81 is '55H (01010101B)' set and reset for each bit, so when a display control board accurately receives the error command 81 and displays an error, one can determine that there is no bridging (short circuit) between signal lines through which control commands are transmitted.例文帳に追加

エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁

When a start button of an operation panel 101 is pressed, a CPU 100 sets the entry of LOs/L1 of a control bit of ASPM of a link control register as "disable" by performing configuration right access to configuration registers 109a-112a in PCIe interface circuits 109-112.例文帳に追加

操作パネル１０１のスタートボタンを押下すると、ＣＰＵ１００は、ＰＣＩｅインタフェース回路１０９〜１１２内のコンフィギュレーションレジスタ１０９ａ〜１１２ａにコンフィギュレーションライトアクセスすることで、リンクコントロールレジスタのＡＳＰＭの制御ビットのＬ０ｓ／Ｌ１のエントリーを“ディセーブル”に設定する。 - 特許庁

The printing control section 15 controls the print head 5 along the bit map image data developed in the editing region and to perform printing by each one line and a motor control section 14 controls a stepping motor 7 to convey a label in a sub-scanning direction by each distance corresponding to one dot.例文帳に追加

印刷制御部１５は、編集領域に展開されたビットマップイメージデータに従って印刷ヘッド５を制御し、１ラインずつ印刷を行うと同時に、モータ制御部１４がステッピングモータ７を制御して１ドット分に対応する距離ずつラベルを副走査方向に搬送する。 - 特許庁

When ports D, E receive the control frame signal transmitted from the switch 100 via the links α, β at a switch 200, and also, receive the Sync bit 0 included in the control frame signal, the ports D, E transit the operating state from "during aggregation" to "aggregation waiting".例文帳に追加

スイッチ２００では、ポートＤ，Ｅが、リンクα，βを介して、スイッチ１００から送信された制御フレーム信号を受信して、その制御フレーム信号に含まれるＳｙｎｃビット０を受信すると、ポートＤ，Ｅは、動作状態を「集約中」から「集約待ち」に遷移する。 - 特許庁

Timing signals are generated by a first path which is used to read data from the dummy cell 22a using the dummy bit lines DBL and XDBL and a second path having a different delay characteristic with respect to the first path and either one of the timing signals are used for the timing control of the control circuit 18.例文帳に追加

ダミービット線ＤＢＬ，ＸＤＢＬを使用してダミーセル２２ａからデータを読み出すための第１のパスと、該第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を制御回路１８のタイミング制御に使用する。 - 特許庁

The transmission device (10) which interfaces a plurality of kinds of signals having different bit rates has reception processing parts (12, 14) which assemble pieces of control information included in the plurality of kinds of received signals into a frame in a specified common format and a control part (18) which performs specified internal processing for the control information included in the frame.例文帳に追加

ビットレートの異なる複数種類の信号をインタフェースする伝送装置（１０）において、受信した前記複数種類の信号に含まれる制御情報を所定の共通フォーマットのフレームに組み立てる受信処理部（１２、１４）と、該フレーム含まれる前記制御情報に所定の内部処理を施す制御部（１８）とを有する。 - 特許庁

The transistor Q1 being a charge transfer gate controls connection between the bit line BL and a sense node NS in accordance with a potential V1 being transfer control voltage, and the transistor Q2 amplifies a signal of the sense node NS.例文帳に追加

電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。 - 特許庁

There are word line 33 electrically connected to the control electrode of the plurality of semiconductor non-volatile memory cells, and a bit line that is arranged so that it crosses the work line and is made of the impurity diffusion regions.例文帳に追加

上述の複数の半導体不揮発性メモリセルの制御電極と電気的に接続されるワード線３３と、ワード線と交差するように配置され、かつ不純物拡散領域からなるビット線とを有している。 - 特許庁

Concerning a video transmitting system based on MPEG standard, in the case of transmitting with a fixed bit rate, when the activity in input video is continuously increased, picture quality deterioration is generated by the generated code amount control.例文帳に追加

ＭＰＥＧ規格に準拠した映像送信システムにおいて、固定ビットレートでの伝送を行う場合に、入力映像のアクティビティが増加し続けると、発生符号量制御によって画質劣化が生じてしまう。 - 特許庁

On the other hand, the plurality of nodes N_1-N_n which have received interleave packets extract one-bit divided data destined to themselves from among the predetermined position of the interleave packet, and execute the processing based on the control data.例文帳に追加

一方、インタリーブパケットを受信した複数のノードＮ_1乃至Ｎ_nは、インタリーブパケットの所定の位置から自身宛の１ビットの分割データを抽出して制御データを再構成し、制御データに基づいた処理を実行する。 - 特許庁