「Control Bit」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

The cache memory 1 refers to reference history stored on an LRU (Least Recently Used) bit register 52 and controls the threshold voltage of a MOS transistor in which a leakage current control circuit 71 configures a way 20 and a leakage current control circuit 72 configures a way 25, respectively.例文帳に追加

キャッシュメモリ１では、ＬＲＵビットレジスタ５２に格納された参照履歴を参照して、リーク電流制御回路７１がウェイ２０の、リーク電流制御回路７２がウェイ２５のそれぞれを構成するＭＯＳトランジスタの閾値電圧を制御する。 - 特許庁

A light emission control CPU 14 references a light emission pattern table stored in a light emission control information storage section 12 and sets a combination of light emission levels of R, G, B corresponding to a divided bit string (light emission pattern) to an LED driver 19 (S2).例文帳に追加

発光制御ＣＰＵ１４は、発光制御情報記憶部１２に記憶された発光パターンテーブルを参照し、分割ビット列に対応するＲ，Ｇ，Ｂの発光レベルの組み合わせ（発光パターン）をＬＥＤドライバ１９に設定する（Ｓ２）。 - 特許庁

A composite arithmetic unit 11 of a control device 10 composes command values of an X-axis command value memory 12A and a Y-axis command value memory 12B to form one command value pattern, adds a control bit, and stores it in a composite pattern memory 13 of a pattern generator 14.例文帳に追加

制御装置１０の合成演算装置１１は、Ｘ軸指令値メモリ１２Ａ，Ｙ軸指令値メモリ１２Ｂの指令値を合成して１つ指令値パターンとし、制御ビットを付加し、パターン発生装置１４の合成パターンメモリ１３に格納する。 - 特許庁

Since the pulse width of the gradation control signal G# is modulated, the signal Von and the signal Voff are applied to the pixel electrode 118 at the proportion according to the pulse width of the gradation control signal G# if the data bit held by the memory circuit 120 is of H level.例文帳に追加

階調制御信号Ｇ＃は、パルス幅変調されているので、メモリ回路１２０に保持されたデータビットがＨレベルであれば、画素電極１１８には、信号ＶonとＶoffとが階調制御信号Ｇ＃のパルス幅に応じて比率で印加される。 - 特許庁

The transfer gate 4 is driven by a first transmission control potential 11 so that the transition of a low-level-side bit line can be suppressed at a constant level on data sensing and is driven in a high-conductance state by second transmission control potential V12 (<V11) on restoring.例文帳に追加

トランスファゲート４は、データセンス時は、低レベル側ビット線の遷移が一定レベルで抑えられるような第１の転送制御電位Ｖ１１により駆動され、リストア時は第２の転送制御電位Ｖ１２（＜Ｖ１１）により高コンダクタンス状態に駆動される。 - 特許庁

A control section 20 performs the control so that it is determined whether input RGB print data are text data or image data, an image processing section 600 converts the image data into color bit map data and an image forming section 100 prints the converted data in color, and further the image processing section 600 converts the text data into monochromatic map bit data and the image forming section 100 prints the converted data in monochrome.例文帳に追加

入力されたＲＧＢ印刷データがテキストデータかイメージデータかを判別し、イメージデータは画像処理部６００によりカラービットマップデータ変換して画像形成部１００においてカラー印刷し、また、テキストデータは画像処理部６００によりモノクロビットマップデータ変換して画像形成部１００においてモノクロ印刷する制御を制御部２０により行う。 - 特許庁

This nonvolatile semiconductor storage device is equipped with: a semiconductor area; a cell transistor formed in the semiconductor area and provided with first and second diffusion layers, a charge accumulating layer and a control gate electrode; a bit line connected to the first diffusion layer; a source line connected to the second diffusion layer; and a control circuit for controlling the semiconductor area, bit line and source line.例文帳に追加

本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成され、第１及び第２拡散層、電荷蓄積層及びコントロールゲート電極を有するセルトランジスタと、第１拡散層に接続されるビット線と、第２拡散層に接続されるソース線と、半導体領域、ビット線、及び、ソース線を制御する制御回路とを備える。 - 特許庁

A special array end structure and a method for manufacturing the same provided by the present invention allow most effectively backing three resistance layers including a diffusion bit line, a control gate, and a word gate polycrystalline silicon (here the control gate polycrystalline silicon may overlap on the diffusion bit line), using only a metal line of three layers while maintaining a minimum metal wiring pitch.例文帳に追加

本発明では、特別のアレー端構造体及びそれらの製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層（ここでコントロールゲート多結晶シリコンは、拡散ビット線と重なることができる）が、最小金属配線ピッチを維持しながら３層だけの金属線を使用して、最も効果的に裏打ちされる。 - 特許庁

A directory information insertion circuit 114, when a directory control part 113 writes thereto, changes ECCs of data words corresponding to all bits set to 1 in directory information so that an ECC check can detect a "one-bit error of ECC bit 0", and commands a memory control part 112 to write data words W_xy and inserted ECCs.例文帳に追加

ディレクトリ情報盛り込み回路１１４は、ディレクトリ制御部１１３からのライトがあった場合に、ディレクトリ情報において１となっている全てのビットに対応するデータワードのＥＣＣを、ＥＣＣチェックを行った際に、”ＥＣＣのビット０の１ビットエラー”として検出されるように変更し、メモリ制御部１１２に対して該データワードＷ_ｘｙおよび盛り込み済ＥＣＣのライト指示を行う。 - 特許庁

The data processor comprises a semiconductor storage device equipped with a precharge period detection circuit which detects a potential of a bit line at the end of a precharge to the bit line and discriminates whether or not the precharge period is in the prescribed period by whether the potential of the bit line has reached the prescribed potential, and a control circuit to reset the CPU operation when the precharge period is out of the prescribed period.例文帳に追加

ビット線に対するプリチャージ終了時に前記ビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かでプリチャージの期間が所定の期間内であるか否かを判別するプリチャージ期間検出回路を備えた半導体記憶装置と、プリチャージの期間が所定の期間外である場合にＣＰＵの動作をリセットさせる制御回路とを有する構成とする。 - 特許庁

Even if information representing duplication suppression is contained in the multi-bit embedded information and if information indicating temporary holding of duplication suppression processing is contained in the relevant multi-bit embedded information, a control section 9 confirms matching between the password information inputted from the input section and password information contained in the multi-bit embedded information, and permits output from the output processing section if matched.例文帳に追加

制御部９は、多ビット埋め込み情報に複製抑止を表す情報が含まれていても、かつ、当該多ビット埋め込み情報に複製抑止処理一時保留を示す情報が含まれている場合は、入力部から入力された暗証情報と多ビット埋め込み情報に含まれる暗証情報との一致を確認し、一致した場合は出力処理部からの出力を許可する。 - 特許庁

At the time of reading out a bit map image stored on a hard disc 112 while analyzing through a control program stored in an ROM 106 and transferring the bit map image to a printer engine 110, a CPU 105 controls start of transferring the developed and stored bit map data to the printer engine 110 based on a different print start request for the printer engine 110 specified by a user.例文帳に追加

ＣＰＵ１０５がＲＯＭ１０６に記憶される制御プログラムにより解析してハードディスク１１２に蓄積されたビットマップイメージを読み出してプリンタエンジン１１０に転送する際に、ユーザにより指定されるプリンタエンジン１１０に対する異なる印刷開始要求に基づき、展開された後蓄積されているビットマップイメージのプリンタエンジン１１０への転送始動を制御する構成を特徴とする。 - 特許庁

The recorder for copying data recorded in one recording medium at a specific recording bit rate in a plurality of other recording media includes a table 11 for associating a recording bit rate with the recording medium of a recording destination, and a control unit 1 for specifying the recording bit rate of the data recorded in the recording medium, and executing processing of selecting the recording medium of a recording destination.例文帳に追加

特定の記録ビットレートで一の記録媒体に記録されたデータを、他の複数の記録媒体のいずれかに複製する記録装置に、記録ビットレートと記録先の記録媒体とを対応付けたテーブル１１と、前記一の記録媒体に記録されたデータの記録ビットレートを特定し、特定した記録ビットレート及びテーブル１１に基づいて、記録先の記録媒体を選択する処理を実行する制御部１とを備える。 - 特許庁

A main control board C is structured so as to send a control command of a first byte and then send a control command of a second byte whose most significant bit is reversed after outputting one strobe ON signal and performing a prescribed waiting process.例文帳に追加

主制御基板Ｃは、サブ基板Ｓへ２バイトの制御用コマンドを送信する場合に、１バイト目の制御用コマンドを送信し、その後、１のストローブＯＮ信号を出力し、所定の待機処理を実行した後、１バイト目の制御用コマンドと最上位ビットの値が反転した２バイト目の制御用コマンドを送信するように構成されている。 - 特許庁

A control code 44 switching a data input route which is determined based on a combination of commands before and after is embedded into a command code 45 to directly transmit bit information of the control code 44 to DMUX 13 of a multiplexer for switching a data input route to ALU 15 through a control line L1.例文帳に追加

命令コード４５中に前後の命令の組み合わせに基づいて決定されるデータ入力経路切換用の制御コード４４を組み込み、この制御コードのビット情報を制御線Ｌ１を介してＡＬＵ１５へのデータ入力経路切換用のマルチプレクサであるＤＭＵＸ１３に直接伝達する。 - 特許庁

To reduce a load on a stream server device for storing bit streams containing contents and control information required for reproducing video of the contents, and to protect the copyright of the contents in a stream distribution system composed of the stream server device, a plurality of terminal equipment for reproducing received bit streams, and a cache server device interposed between the both.例文帳に追加

コンテンツとコンテンツの映像再生に不可欠な制御情報とを含むビットストリームを蓄積するストリームサーバ装置と、受信したビットストリームを再生する複数の端末装置と、両装置間に介在するキャッシュサーバ装置とからなるストリーム配信システムでストリームサーバ装置の負荷の軽減と、コンテンツの著作権保護とを図る。 - 特許庁

When a burst error occurs during communication of voice data, a basic unit allocated to the voice data is extended to two slots and if a bit length of the burst error does not exceed a predetermined bit length, a first control means allocates the voice data to each of the two slots to communicate the data.例文帳に追加

音声データの通信の際、バースト誤りが発生する場合には、音声データに割り付けられる基本単位を２つのスロットに拡張して、バースト誤りのビット長が規定のビット長を越えない場合、第１制御手段により、２つのスロットの各々に対して音声データを割り付けて通信を行う。 - 特許庁

A contents ID control center 10 manages the contents ID and its owner information with the data base, and the number of contents instances comprising the same bit column as the contents or the whole owner information of the contents instance comprising the same bit column is informed to an inquiry, using the contents ID read out of circulating contents as a key.例文帳に追加

コンテンツＩＤ管理センタ10では，コンテンツＩＤとその所有者情報とをデータベースで管理し，流通するコンテンツから読み出したコンテンツＩＤをキーにした問い合わせに対して，そのコンテンツと同一ビット列からなるコンテンツインスタンスの数または同一ビット列からなるコンテンツインスタンスの全所有者情報を通知する。 - 特許庁

The present apparatus includes an IP header setting means for setting a bit for control of routers constituting the IP network and a bit for routing the routers into a field of an IP header of the IP packet so as not to interfere mutually, and a notification means for notifying a router of information set by the setting means.例文帳に追加

本装置は、ＩＰパケットのＩＰヘッダのフィールド内に、ＩＰネットワークを構成するルータの制御のためのビットと当該ルータのルーチングためのビットを干渉しないように設定するＩＰヘッダ設定手段と、前記設定手段により設定された情報をルータに通知する通知手段とを有する。 - 特許庁

The shutter control code includes: opening operation timing information (command bit CB) indicating a starting point of an opening operation of the left-eye shutter 6L or the right-eye shutter 6R; and opening time information (a duty flag DF and a duty bit DB, or the duty flag DF) indicating an opening time of the left-eye shutter or the right-eye shutter.例文帳に追加

シャッタ制御コードは、左眼用シャッタ６Ｌまたは右眼用シャッタ６Ｒの開動作の開始点を指示する開動作タイミング情報（コマンドビットＣＢ）と、左眼用シャッタまたは右眼用シャッタの開放時間を示す開放時間情報（デューティフラグＤＦおよびデューティビットＤＢ、またはデューティフラグＤＦ）とを含む。 - 特許庁

Writing circuits 30a, 30c of a 1st group connected to even-numbered bit lines BL0, BL2 and writing circuits 30b, 30d of a 2nd group connected to odd-numbered bit lines BL1, BL3 are controlled by control signals TSE, TSO respectively to the activated state and inactivated state.例文帳に追加

偶数番目のビット線ＢＬ０、ＢＬ２に接続された第１グループの書き込み回路３０ａ、３０ｃと、奇数番目のビット線ＢＬ１、ＢＬ３に接続された第２グループの書き込み回路３０ｂ、３０ｄは制御信号ＴＳＥ、ＴＳＯにより各々活性化状態、非活性化状態に制御される。 - 特許庁

The present apparatus includes an IP header setting means for setting a bit for control of routers constituting the IP network and a bit for routing the routers into a field of an IP header of the IP packet so as not to interfere, and a notification means for notifying a router of information set by the setting means.例文帳に追加

本装置は、ＩＰパケットのＩＰヘッダのフィールド内に、ＩＰネットワークを構成するルータの制御のためのビットと当該ルータのルーチングためのビットを干渉しないように設定するＩＰヘッダ設定手段と、前記設定手段により設定された情報をルータに通知する通知手段とを有する。 - 特許庁

A configuration to record additional data to the information recording medium, for example, to record the additional data, such as key information etc., applied to decoding processing of contents is employed as the configuration to determine the bit values of a plurality of DC control information set positions to be set in a recording frame based on the bit information to configure the additional data.例文帳に追加

レコーディングフレームに設定される複数のＤＣ制御ビット情報設定位置のビット値を、付加データの構成ビット情報に基づいて決定する構成として、情報記録媒体に対する付加データの記録、例えばコンテンツの復号処理に適用する鍵情報等の付加データを記録する構成とした。 - 特許庁

The driving circuits 11 and 20 each include a converting circuit 21 which generates a control code specifying a row electrode and converts it into a K-bit code and pulse generating circuits 221 to 22N and 23 which are connected to row electrodes where combinations of (r) bits selected from the K-bit code irrelevantly to the order are assigned respectively.例文帳に追加

駆動回路１１，２０は、行電極を指定する制御符号を生成しこれをＫビット符号に変換する変換回路２１と、Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせがそれぞれ割り当てられている行電極に接続されたパルス生成回路２２_1 〜２２_N ，２３とを含む。 - 特許庁

When a bit rate BR1 of a non compression video signal output from a codec 117 is in a transmission bit rate BR2 of an HDMI transmission path, a control part 111 supplies the non-compression video signal output from the codec 117 to the HDMI transmission part 102 as a video signal to be transmitted.例文帳に追加

コーデック１１７から出力される非圧縮映像信号のビットレートＢＲ１が、ＨＤＭＩ伝送路の伝送ビットレートＢＲ２以内にあるとき、制御部１１１は、コーデック１１７から出力される非圧縮映像信号を送信すべき映像信号としてＨＤＭＩ送信部１０２に供給する。 - 特許庁

In succession, the whole solder supply unit 4 is horizontally moved in a direction parallel to the coated surface of the substrate 1' by a drive control system 20 to successively melt the solder wire 2 bit by bit from its end on the substrate 1', and the melted solder 2d is applied to the coated surface of the substrate 1' in a horizontal and approximately elliptical shape.例文帳に追加

連続して駆動制御系２０で半田供給装置４の全体を基板１’の被塗布面と平行な方向に水平移動させて、半田ワイヤ２を先端から順に基板１’上で連続して溶融させ、基板１’の被塗布面上に横長の略楕円状に溶融半田２ｄを塗布する。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

In a holding period of stored data, each pair of bit line (bj, bjB) is made pull-up to power source voltage by a bit line voltage control section 4, but a static noise margin at read-out is improved by boosting this pull-up voltage to higher voltage than power source voltage in reading stored data.例文帳に追加

記憶データの保持期間において、各ビット線対（ｂｊ，ｂｊＢ）はビット線電圧制御部４により電源電圧にプルアップされているが、記憶データの読み出し時において、このプルアップ電圧が電源電圧よりも高い電圧に昇圧されることにより、読み出し時のスタティックノイズマージンが改善される。 - 特許庁

Control unitary transformation is realized through which a quantum bit is expressed by direction of polarization of light, a polarized optical pulse train expressing a quantum bit string is sequentially inputted, and magnitude of polarization rotation and phase difference acting on a certain optical pulse is decided based on a measurement result of the polarization for the optical pulse train inputted prior to it.例文帳に追加

量子ビットを光の偏光方向で表し、量子ビットの列を表す偏光した光パルス列を順次入力し、ある光パルスに作用する偏光回転および位相差の大きさを、それ以前に入力された光パルス列の偏光の測定結果を元に決定することにより、制御ユニタリ変換を実現する。 - 特許庁

The in-vehicle electronic controller 3 includes: an abnormality detection means for detecting the two-bit error when data reading processing for reading control data form a storage device is performed; an interruption means for performing interruption processing on the data reading processing when the two-bit error is detected; and a first count means for counting the interruption processing.例文帳に追加

車載電子制御装置３は、メモリ装置から制御データを読込むデータ読込み処理を実行する際に２ビットエラーを検出する異常検出手段と、２ビットエラーを検出した場合、データ読込み処理に対する割込み処理を実行する割込み手段と、割込み処理をカウントする第１カウント手段とを備える。 - 特許庁

A main control part 1 specifies a point of time where the contents of the data are dynamically changed by judging the conditions prescribed in the item condition table 23 about the data in the data file 21 and records a dynamic change bit to indicate the specified point of time in a dynamic change index file 24 by associating the bit with the data.例文帳に追加

主制御部１は、データファイル２１内のデータについて項目条件テーブル２３に規定された条件を判定することで当該データの内容が動的に変化した時点を特定し、当該特定した時点を表す動的変化ビットを当該データと対応付けて動的変化インデックスファイル２４に記録しておく。 - 特許庁

The peripheral circuit 20-3 further includes an internal circuit 21 which accesses the specific bit of the resister 24-4, and a control circuit 22 which gives preference to the CPU 11 or the internal circuit 21 so as not to cause contention of accesses to the specific bit of the register 24-4 between the CPU 11 and the internal circuit 21.例文帳に追加

周辺回路２０−３は、レジスタ２４−４の特定ビットに対してアクセスする内部回路２１と、ＣＰＵ１１と内部回路２１とでレジスタ２４−４の特定ビットに対するアクセスが競合しないように、ＣＰＵ１１又は内部回路２１を優先する制御回路２２と、を更に備えている。 - 特許庁

A bit-shift-amount operation part determines the bit-shift-amount n required to converge the PLL on the basis of an approximate value of the conversion gain of a digital control oscillator and the lower limit and the upper limit of an output of data conversion part corresponding respectively to the lower limit and the upper limit of an output of a phase comparator.例文帳に追加

ビット・シフト量演算部は、ディジタル制御発振器の変換利得の概算値と、位相比較器の出力の下限値及び上限値に相当するデータ変換部の出力の下限値及び上限値に基づいて、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。 - 特許庁

To provide a communication system, a communication apparatus and a communication method which reliably decodes a number bit string at the receiving side while using a coding system such as LSB encoding, etc. for sending only a part of the originally transmitted number bit string, when the automatic retransmitting control such as ARQ is used.例文帳に追加

ＡＲＱなどの自動再送制御が用いられる場合において、ＬＳＢエンコーディングなど、本来伝達すべき番号ビット列の一部のみを送信する符号化方式を用いつつ、受信側においてより確実に当該番号ビット列に復号化する通信システム、通信装置及び通信方法を提供する。 - 特許庁

In this case, the electrostatic capacity of a unit circuit 42 can be increased by turning on the switch 42c according to the bit pattern of a register 48a of a capacitor on/off control circuit 48, so an MPU(microprocessor unit) 28 is able to adjust the eleetrostatic capacity of the resonance capacitor circuit 39 by varying the bit pattern of the register 48a.例文帳に追加

この場合、コンデンサオンオフコントロール回路４８のレジスタ４８ａのビットパターンに応じてスイッチ４２ｃをオンすることにより単位回路４２の静電容量を高めることができるので、ＭＰＵ２８は、レジスタ４８ａのビットパターンを変更することにより共振用コンデンサ回路３９の静電容量を調整することができる。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁

A potential applied to a plate line side electrode of a ferroelectric capacitor of the memory cell and a potential applied to a bit line are made the same by providing a plate line signal control circuit 28, thereby inputting the same signal to bit lines and plate lines of each memory cell when a semiconductor memory device is set to a stress test mode.例文帳に追加

半導体記憶装置がストレス試験モードに設定されるとき、各メモリセルのビット線とプレート線とに同じ信号を入力するプレート線信号制御回路２８を設けることにより、当該メモリセルの強誘電体キャパシタのプレート線側電極にかかる電位とビット線にかかる電位を同一にする。 - 特許庁

By using coding control information stored in an address replacement control resister (70 to 72) set by the plurality of users, specified bits of the input address are replaced, and it is judged whether what bit value must be used to selectively generate a corresponding replacement address.例文帳に追加

複数のユーザにより設定されたアドレス置換制御レジスタ（７０乃至７２）に記憶された符号化制御情報を用いて、入力アドレスの所定のビットを入れ替えて、対応する置換アドレスを選択的に生成するためにどのビット値を用いるか判断する。 - 特許庁

A threshold voltage offset of a transistor provided in the sense amplifier circuit can be then removed by the sense amplifier circuit under control of an offset control circuit and in such a case, the auxiliary circuit is utilized to stabilize the voltage difference after sharing the charge on the bit line.例文帳に追加

そして、オフセット制御回路の制御を受ける感知増幅回路により、感知増幅回路に備えられるトランジスタのしきい電圧オフセットを除去でき、この際、ビットラインでの電荷共有後の電圧差を安定化させるために補助回路が利用される。 - 特許庁

However, when actual rotation speed Ne gets to suspension judgment value Nx (a little bit higher value than dash-pot upper limit value Ndp) or more during the dash-pot control, the dash-pot control is suspended and the target idling rotation speed THid is increased to dash-pot upper limit value Ndp.例文帳に追加

但し、このダッシュポット制御中に実回転速度Ｎe が中止判定値Ｎx （ダッシュポット上限値Ｎdpよりも少し高い値）以上になったときには、そのダッシュポット制御を中止して目標アイドル回転速度ＴＮidをダッシュポット上限値Ｎdpに引き上げる。 - 特許庁

After amplification of the readout signal is started and the time of delay by a delay circuit U1 elapses, a control signal GEN1 and a control signal GEN2 outputted by the delay circuit U1 change and the connection between the bit lines and the amplifier circuit is released.例文帳に追加

読み出し信号の増幅が開始され、遅延回路Ｕ１による遅延時間が経過した後に、この遅延回路Ｕ１から出力される制御信号ＧＥＮ１および制御信号ＧＥＮ２が変化し、ビット線と増幅回路との接続が開放される。 - 特許庁

The control information, comprising Data 1 of arm position data low 8 bits, Data 2 including arm position data high 1 bit and wiper operation mode 6 bits, Data 3 including motor control sequence 6 bits, and Data 4 of check sum, bi-directionally reduces the communication data to 8 bytes.例文帳に追加

制御情報は、アーム位置データ下位８ビットのData1と、アーム位置データ上位１ビットとワイパ動作モード６ビットを含むData2と、モータ制御シーケンス６ビットを含むData3と、チェックサムのData4からなる４バイトデータからなり、通信データを双方向で８バイトに低減させる。 - 特許庁

When detection of ON setting is reported from the area bit searching part when a burst transfer enabling signal is asserted by a DMA control part 4, control to interrupt the cycle of the external access is performed by an external bus arbitration part by interrupting the DMA transfer.例文帳に追加

外部バス調停部は、ＤＭＡ制御部４からバースト転送イネーブル信号がアサートされているときに、エリアビットサーチ部からＯＮ設定の検出が通知されると、ＤＭＡ転送を中断し当該外部アクセスのサイクルを割り込ませるための制御を行なう。 - 特許庁

A data shift control circuit 1 performs control so as to shift data in a data buffer to a next stage, and it shifts all the contents of a data buffer of higher order than that of a data buffer in an ineffective state to that of a data buffer which is one stage lower when information of the effective bit in the data buffer becomes ineffective.例文帳に追加

データシフト制御回路１はデータバッファ内のデータを次段にシフトするよう制御し、データバッファ内の有効ビットの情報が無効になると、無効状態のデータバッファよりも上位のデータバッファの内容を全て１段下位のデータバッファにシフトさせる。 - 特許庁

To provide a wireless communication device and a physical control channel receiving method which improve receiving characteristics of a physical control channel if bit sequences are retransmitted through a physical data channel in a wireless communication system in which a code division multiple access method is used.例文帳に追加

符号分割多元接続方式が用いられる無線通信システムにおいて、物理データチャネルを介してビット系列が再送された場合における物理制御チャネルの受信特性を向上させた無線通信装置及び物理制御チャネル受信方法を提供する。 - 特許庁