「Control Bit」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

A control device 100 takes a photograph of an inspection pattern of droplets discharged on a paper to be inspected based on bit map data BD for discharge inspection, using a drawing inspection device 80 and the image data are image-processed.例文帳に追加

制御装置１００は、吐出検査用のビットマップデータＢＤに基づいて吐出された被検査紙上の液滴の検査パターンを、描画検査装置８０を用いて撮影し、その画像データを画像処理する。 - 特許庁

A summing or output selection unit 161 of a summing processing unit 144 adds output of N bits of the selector 151 and outputs, or outputs one bit out of N bits based on control of a controller 141.例文帳に追加

加算処理部１４４の加算または出力選択部１６１は、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、Nビットのうちの１ビットを出力する。 - 特許庁

To provide a reversed synchronization setting method where a mobile station adjusts a transmission point of time according to a synchronization control bit received through a speech channel after adjusting the transmission point of time and setting synchronization according to a synchronization control massage received through a control channel set conventionally without the mobile station to set another control channel and to provide the reverse synchronous transmission method utilizing the reverse synchronization setting method.例文帳に追加

移動局が別の制御チャンネルを設定することなく、従来設定された制御チャンネルを通じて受信された同期制御メッセージに従って送信時点を調整して同期を設定した後に、移動局が通話チャンネルを通じて受信された同期制御ビットに従い伝送時点を調節する逆方向同期設定方法及びそれを利用した逆方向同期式伝送方法を提供する。 - 特許庁

When differential voltage between bit lines exceeds the minimum detectable threshold of the reinforced sense amplifier, the reinforced sense amplifier makes a feedback signal to a reading control circuit valid, thereby, when differential voltage between bit lines reaches the minimum differential voltage being detectable by the sense amplifier, reading operation is immediately stopped substantially.例文帳に追加

ビット線およびビット線間の差動電圧が該強化センス増幅器の最小検出可能しきい値を超えると、該強化センス増幅器は、読取り制御回路への帰還信号を有効にし、それによって、ビット線およびビット線間の差動電圧が、該センス増幅器による検出可能な最小差動電圧に達すると直ちに読取り動作を実質的に停止させる。 - 特許庁

The column control circuit 13 comprises a current supply circuit 131 for supplying a constant current Ib to the bit line BL in the forming operation, and a compensation circuit 132 for supplying the compensation current Ia of the same current value as the leak current Ileak to the bit line BL on the basis of the leak current Ileak detected by the detection circuit 121 in the forming operation.例文帳に追加

カラム制御回路１３は、フォーミング動作時に、ビット線ＢＬに定電流Ｉｂを供給する電流供給回路１３１と、フォーミング動作時に、検知回路１２１にて検知されたリーク電流Ｉｌｅａｋに基づき、リーク電流Ｉｌｅａｋと同じ電流値の補償電流Ｉａをビット線ＢＬに供給する補償回路１３２とを備える。 - 特許庁

A semiconductor memory device has a control circuit in which reading operation for determining the resistance state of a variable resistive element VR is executed by applying a prescribed voltage to the selected memory cell MC arranged at the crossing part of a selected bit line BL and a selected word line WL and by detecting a current Icell flowing in the selected bit line BL.例文帳に追加

半導体記憶装置は、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電圧を印加して、選択されたビット線ＢＬに流れる電流Ｉｃｅｌｌを検知することにより、可変抵抗素子ＶＲの抵抗状態を判定する読み出し動作を実行する制御回路を備える。 - 特許庁

The display device includes: an illuminance sensor 140 which detects the illuminance of external light to output an illuminance detection signal SK showing this illuminance; and a sensor control part 220 which outputs a mode switching signal SW for switching a display mode between a 16-bit mode and a 24-bit mode, in accordance with brightness shown by the illuminance detection signal SK.例文帳に追加

外光の照度を検出して当該照度を示す照度検出信号ＳＫを出力する照度センサ１４０と、照度検出信号ＳＫの示す明るさに応じて表示モードを１６ビットモードと２４ビットモードとの間で切り替えるためのモード切替信号ＳＷを出力するセンサ制御部２２０とを備える。 - 特許庁

A camera adapter extracts and down-converts an indicator signal from an HDTV size to an SDTV side, and uses one bit of compressed video data transmitted with an SDTI packet as a parity bit in common and transmits the compressed video data from a camera adapter to the camera control unit, which extracts and up-converts only the indicator signal and then superimposes the up-converted signal on a video signal having been expanded.例文帳に追加

カメラアダプタでインジケータ信号を取り出しＨＤＴＶサイズからＳＤＴＶサイズへダウンコンバートを行い、ＳＤＴＩパケットで伝送する圧縮映像データの１ビットを利用してパリティビットと兼用でカメラアダプタからカメラ制御装置へ伝送し、カメラ制御装置でインジケータ信号のみ取り出しアップコンバートした後、伸張後の映像信号に重畳する。 - 特許庁

A control circuit 11-1 of each of the memory blocks 1-1 to 1-N supplies a selection signal YSW1 to transistors 4-1a and 4-1b, and connects a bit line pair BL1 and BL1^- to the local buses 5-1 and 5-2 when the bit line pair BL1 and BL1^- of a memory block is specified by a decoded column address in a read operation.例文帳に追加

各メモリブロック１−１〜１−Ｎの制御回路１１−１は、リード動作において、デコードされた列アドレスにより、自身のメモリブロックのビット線対ＢＬ１、ＢＬ１￣が指定された場合、トランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ１を供給して、ビット線対ＢＬ１、ＢＬ１￣とローカルバス５−１、５−２とを接続する。 - 特許庁

This bit map image data is compressed to be stored in a memory region B20 and, on the basis of the printing data and compressed bit map image data stored in the memory region A14 and the memory region B20, control storing data in either one of the memory regions or erasing the same is performed according to a predetermined condition.例文帳に追加

また、記憶領域Ｂ２０に、このビットマップ画像データを圧縮して記憶し、制御手段２６によって、記憶領域Ａ１４及び記憶領域Ｂ２０に記憶される印刷データと圧縮済みのビットマップ画像データに基づいて、所定の条件に従って、何れかの記憶領域に記憶させる又は何れかのデータを消去する制御を行う。 - 特許庁

The device is equipped with a control means 16 which decides the CBR system whose digital signal has a fixed bit rate or the VBR system whose digital signal has a variable bit rate by counting the number of sync blocks in which effective data are recorded among a plurality of sync blocks constituting a digital signal and sets a recording mode corresponding to the decision result.例文帳に追加

デジタル信号を構成する複数のシンクブロックの内有効データが記録されているシンクブロックの数を所定時間単位で数えて前記デジタル信号が一定のビットレートであるＣＢＲ方式かビットレートが変化するＶＢＲ方式かを判別し、判別結果に応じた記録モードを設定する制御手段１６を備えたことを特徴とする。 - 特許庁

The memory device which performs the refresh operation is provided with: a temperature sensing means which outputs a voltage that is temperature-sensed in accordance with the temperature variation; an analog to digital converting means which outputs an N bit digital value corresponding to the temperature-sensed voltage; and a refresh control means which controls the refresh operation cycle correspondingly to the N bit digital value.例文帳に追加

リフレッシュ動作を行うメモリ装置において、温度変化に対応して温度感知された電圧を出力する温度感知手段と、前記温度感知された電圧に対応するＮビットのデジタル値を出力するアナログ-デジタル変換手段と、前記Ｎビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御手段とを備える。 - 特許庁

A parity error generation instruction circuit 7 instructs, when an external pality error generation control signal S2 is "1" in system software verification, a parity bit generation circuit 8 to generate a parity bit PB of an error value obtained by inverting a normal value, when a CPU 1 accesses an address which should generate a parity error in a pseudo manner within a memory 5.例文帳に追加

パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、システムソフトウエア検証時とされると、ＣＰＵ１からメモリ５内の擬似的にパリティエラーを発生すべきアドレスにアクセスが行われたときに、正常値を反転してなるエラー値のパリティビットＰＢを生成することをパリティビット生成回路８に指示する。 - 特許庁

In the case division multiple access receiver, a control unit 14 outputs an amplitude adjusting signal, corresponding to the receiving level of a received baseband signal to an amplitude adjuster 20, and on the basis of the amplitude adjusting signal, the amplitude adjuster 20 performs bit operation processing, wherein bit data ineffective to complex correlation result of the received baseband signal are eliminated.例文帳に追加

制御部１４は、受信ベースバンド信号の受信レベルに対応した振幅調整信号を振幅調整部２０に出力し、振幅調整部２０において、振幅調整信号に基づいて受信ベースバンド信号の複素相関結果に対し無効なビットデータを除去するビット演算処理を行う符号分割多重アクセス受信機である。 - 特許庁

A memory card 100, when receiving the label write command from the digital camera 500, records the bit map data received from the digital camera 500 in a display part data recording area 11 and a display control part 10 controls display parts 3 and 4, which are made to display the bit map data written in the display part data recording area 11 as label images.例文帳に追加

メモリカード１００は、デジタルカメラ５００からラベル書き込みコマンドを受け取った場合、デジタルカメラ５００から受け取ったビットマップデータを表示部データ記録領域１１に記録し、表示制御部１０が表示部３，４を制御することにより表示部データ記録領域１１に書き込まれたビットマップデータをラベル画像として表示部３，４に表示させる。 - 特許庁

A precharge release signal ϕ generated by a NOR circuit 20 and an inverter 21 turns off the p type MOS-FET 30 to float the bit lines BL and XBL in a standby mode and performs precharge control that turns on the p type MOS-FET 30 in a read mode and a write mode to precharge the bit lines BL and XBL.例文帳に追加

ＮＯＲ回路２０およびインバータ２１が生成するプリチャージ解除信号φは、スタンバイモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオフしてビットラインＢＬ、ＸＢＬをフローティング状態にし、読み出しモードおよび書き込みモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオンしてビットラインＢＬ、ＸＢＬをプリチャージするプリチャージ制御を行う。 - 特許庁

The semiconductor memory device includes a scrambler configured to output a control signal enabled when an address is an address for accessing a memory cell of a complementary bit line, a write selector configured to selectively transmit data of a write path in response to the control signal, and a read selector configured to selectively transmit data of a read path in response to the control signal.例文帳に追加

本発明に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。 - 特許庁

When a prescribed error (prize ball error, full tank error or ball exhaustion error) occurs, the microcomputer 370 for putout control sets a data that enables the computer 560 for game control to recognize the prescribed error by changing the prescribed bit of the reception ACK signal and transmits the reception ACK signal set to the microcomputer 560 for game control as the connection OK command.例文帳に追加

払出制御用マイクロコンピュータ３７０は、所定のエラー（賞球エラー、満タンエラー、球切れエラー）が発生したときに、遊技制御用マイクロコンピュータ５６０が当該所定のエラーを認識可能なデータを、受信ＡＣＫ信号の所定ビットを異ならせることにより設定し、当該設定がなされた受信ＡＣＫ信号を接続ＯＫコマンドとして遊技制御用マイクロコンピュータ５６０に送信する。 - 特許庁

At this time, in a test mode, a control logic (26) for stopping the bit line drive functions of the first drive circuits is provided so as to enable detection of a defect when the transfer MOS transistors does not operate normally.例文帳に追加

このとき、テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させるための制御論理（２６）を設けることで、トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出可能にする。 - 特許庁

The performance of the wiring module is made high by minimizing the complexity of an interconnect network through the direct mapping of a control/data flow graph, and the performance of the arithmetic module is made high by a dedicated arithmetic circuit based upon a bit-serial architecture.例文帳に追加

コントロール／データフローグラフの直接マッピングにより、相互結合網の複雑さを最小化し配線モジュールを高性能化するとともに、ビットシリアルアーキテクチャに基づく専用演算回路により演算モジュールを高性能化する。 - 特許庁

The writing control part applies the writing permission signal to all the bits at the time of executing data writing by word units, and applies the writing permission signal only to the bits being the targets of data update at the time of executing data writing by bit units.例文帳に追加

書き込み制御部は、ワード単位でのデータ書き込みの際には、すべてのビットに対して書き込み許可信号を与え、ビット単位でのデータ書き込みの際には、データ更新対象のビットに対してのみ書き込み許可信号を与える。 - 特許庁

A control circuit has a pre-decoder circuit transmitting the pre-decode signal to the word driver part, a Y system address selection drive circuit transmitting a selection signal to the bit line selecting circuit, and a timing generating circuit forming the timing signal and the pre-charge signal.例文帳に追加

制御回路は、ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路、ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路、及びタイミング信号とプリチャージ信号を形成するタイミング生成回路を有する。 - 特許庁

When the number of second addresses stored in a dirty table memory 30 exceeds a prescribed number by write requests, that is, when the dirty table memory 30 overflows, a dirty table control circuit 31 stores the effect that the dirty table memory 30 overflows in an overflow bit.例文帳に追加

ダーティテーブル制御回路３１は、ライトリクエストによりダーティテーブルメモリ３０に記憶された第２アドレスの数が所定数を超えた場合すなわちダーティテーブルメモリ３０が溢れた場合には、オーバーフロービットにその旨を記憶する。 - 特許庁

Next, the image accumulation control part starts HDD data erase operation (S505) by setting 1 in a HDD data erase starting bit by a mounted CPU (S504) after setting a value in the register for substitute data (S503).例文帳に追加

次に、置き換えデータ用レジスタに値を設定（Ｓ５０３）した後、搭載するＣＰＵがＨＤＤデータ消去開始ビットに１を設定（Ｓ５０４）することにより画像蓄積制御部はＨＤＤデータ消去動作を開始（Ｓ５０５）する。 - 特許庁

A control circuit selects the oldest referred entry as an entry replacement object without respect to the priority bit if all the entry priority bits are set in occurrence of entry replacement exchanging the registration contents of the entry.例文帳に追加

制御回路は、エントリの登録内容を入れ替えるエントリ置換が発生したときに、全てのエントリのプライオリティビットがセットされている場合、プライオリティビットに拘わらず、最古に参照されたエントリをエントリ置換の対象として選択する。 - 特許庁

Corresponding to the control bit contained in the received digital signal, the receiver outputs a signal, with which the received digital signal is converted directly to an analog signal or converted to an analog signal after digital amplification.例文帳に追加

受信機は、受信ディジタル信号に含まれるコントロール・ビットに応じて、受信ディジタル信号をアナログ信号に変換した信号又は受信ディジタル信号をディジタル増幅した後にアナログ信号へ変換した信号を出力する。 - 特許庁

A control unit of the relay device receives the message sent out by the in-vehicle communication device (S108), subtracts the numeral that the high-order bit sequence of the arbitration field represents (S109), and sends the resulting message out to the other in-cabin communication line (S110).例文帳に追加

中継装置の制御部は車載通信装置から送出されたメッセージを受信し（Ｓ１０８）、アービトレーションフィールドの上位ビット列が表す数値を減じ（Ｓ１０９）、他の車内通信回線へ送出する（Ｓ１１０）。 - 特許庁

A bit modulating part 15 modulates a digital control signal DT11 of (m) bits outputted from a digital part into an intermediate digital signal DT21 of (n) bits (n<m) in which time sequentially average accuracy is substantially (m) bits.例文帳に追加

ビット変調部１５は、デジタル部から出力されるｍビットのデジタル制御信号ＤＴ１１を、ｎビット（ｎ＜ｍ）であって、時系列的な平均の精度が実質的にｍビットである中間デジタル信号ＤＴ２１に変調する。 - 特許庁

In the image screen equipment using a cold cathode-ray tube as a light source, control of the current flowing in the discharge tube is carried out by PWM in the digital circuit and the resolution of the PWM is expanded in the bit reduction circuit.例文帳に追加

光源として冷陰極線管を用いた映像機器において、放電管に流れる電流の制御をデジタル回路にてＰＷＭにより行い、前記そのＰＷＭの分解能をビットリダクション回路にて拡大する。 - 特許庁

A control unit 11 reads onto a data bus 32 bit data (address 0 data and address 1 data) from an SDRAM 7 after putting the SDRAM 7 in an active state and then in a read state, and puts the SDRAM 7 in a pre-charge state.例文帳に追加

制御部１１は、ＳＤＲＡＭ７をアクティブ状態にしてから、その後リード状態にしてＳＤＲＡＭ７から３２ｂｉｔのデータ（アドレス０データ及びアドレス１データ）をデータバス上に読み出し、その後ＳＤＲＡＭ７をプリチャージ状態にする。 - 特許庁

A plurality of bit transistors 6 in which ON/OFF is controlled according to display data of a plurality of bits, control connection relationship between the plurality of capacitances and the data enable lines, and a total capacity of the plurality of coupling capacitances is controlled.例文帳に追加

複数ビットの表示データに応じてオンオフがそれぞれ制御される複数のビットトランジスタ６が、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する。 - 特許庁

Write-in of a digital video signal of a low-order bit to a memory is omitted by a memory controller of a signal control circuit possessed by a display device in a second display mode in which the number of gradation is two gradation for a first display mode of multi-gradation.例文帳に追加

多階調の第１の表示モードに対して、階調数を２階調とした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁

The control circuit 26 specifies the RAM where it is not necessary to read the selection path by referring to the least significant bit of the transition status at the start of tracing in the tracing, and controls reading pause to the specified RAM.例文帳に追加

コントロール回路２６は、トレース時において、トレース開始時点の遷移状態の最下位ビットを参照して、選択パスの読み出しの必要がないＲＡＭを特定し、特定したＲＡＭに対して読出休止の制御を行う。 - 特許庁

Thus, even when the length of one cycle of the control signals tx and ty in an output circuit is turned to be equivalent to one clock of the external clock CLK, parallelly inputted 2-bit data are successively and serially outputted.例文帳に追加

従って、出力回路における制御信号ｔ_x及びｔ_yの１周期の長さを外部クロックＣＬＫの１クロック分に相当させても、パラレルに入力された２ビットのデータを順次シリアルに出力することができる。 - 特許庁

To provide a perpendicular magnetic recording patterned medium excellent in heat stability while reducing a write-in magnetic field in a bit area, with less occurrence of a reversed magnetic domain in a position control information area of a head.例文帳に追加

ビット領域における書き込み磁界を低減するとともに，ヘッドの位置制御情報領域において逆磁区の発生が少なくかつ熱安定性に優れた垂直磁気記録パターンド媒体を提供することを可能にする。 - 特許庁

A system 100 that carries out this bit array conversion method includes the 1st and 2nd registers 21 and 22 which store the 1st and 2nd data having same number of bits, a register part 20 having a 3rd register 23 and an array conversion control part 40.例文帳に追加

この発明の方法を実施するためのシステム１００は、同数ビットの第１，第２のデータを格納する第１，第２のレジスタ２１，２２と、第３のレジスタ２３とを具備するレジスタ部２０と、配列変換制御部４０とを有する。 - 特許庁

When a microcomputer 202 gives a muting control signal of an 'L' level to an EX-OR gate 401, and the block 101 gives the 1-bit signal of an 'L' level to EX-OR gates 401, 402, output EXORs 3, 4 go to 'H'.例文帳に追加

マイクロコンピュータ２０２から“Ｈ”のミューティング制御信号ＭＵＴＥをＥＸ−ＯＲゲート４０２に入力し、“Ｌ”の１ビット信号Ｂ２をＥＸ−ＯＲゲート４０１，４０２に入力すると、出力ＥＸＯＲ３，４が“Ｈ”となる。 - 特許庁

A bit line load controller 13 of an SRAM generates control signals ϕA, ϕB in response to internal read/write signal int/WE, internal chip selection signal int/CS and a word line activation signal WLE.例文帳に追加

ＳＲＡＭのビット線負荷制御回路１３は、内部読出／書込制御信号ｉｎｔ／ＷＥ、内部チップ選択信号ｉｎｔ／ＣＳおよびワード線活性化信号ＷＬＥに応答して、制御信号φＡ，φＢを生成する。 - 特許庁

An address retrieving unit 111 of an attribute information retrieving unit 110 retrieves a combination of attribute information used for a transfer control by using a destination address DA of the datagram, and reads a bit map indicating the combination from an information table 112.例文帳に追加

属性情報検索部１１０のアドレス検索部１１１は、データグラムの宛先アドレスDAを用いて、転送制御に使用される属性情報の組み合わせを検索し、この組み合わせを示すビットマップを情報テーブル１１２から読み出す。 - 特許庁

An address signal Abuf is inputted to an address inversion section 19 from an input buffer 11, the logic value of a specific bit of the input signal is inverted or non-inverted and outputted to an address control circuit 12.例文帳に追加

アドレス反転部１９には、入力バッファ１１からのアドレス信号Ａｂｕｆが入力され、入力アドレス信号の特定ビットの論理値を反転または非反転してアドレス制御回路１２に出力するようになっている。 - 特許庁

The nonvolatile semiconductor memory device 1B includes a memory plane 110 of which the plurality of memory cells are arrayed in a bit line direction B and a word line direction W and also a memory cell objective for control is specified by a row decoder 101 and a column decoder.例文帳に追加

不揮発性半導体記憶装置１Ｂは、ビット線方向Ｂ及びワード線方向Ｗに複数のメモリセルが配列され、ロウデコーダ１０１及びカラムデコーダによって制御対象メモリセルが指定されるメモリプレーン１１０を有する。 - 特許庁

In accordance with one of the embodiments of the present application, a sense amplifier circuit includes a bit line, a sense amplifier output, a power supply node having a power supply voltage, a keeper circuit including an NMOS transistor, and a noise threshold control circuit.例文帳に追加

本願の実施例のうちの一つによると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、ＮＭＯＳトランジスタを含むキーパ回路と、ノイズ閾値制御回路とを含む。 - 特許庁

Thus, the transmission rate of an image signal is held as constant as much as possible and the influences given to the transmission bit rate is reduced when the color area is extracted from the image to control the frequency components.例文帳に追加

これにより、画像信号の伝送レートを可及的に一定に保持することが可能になり、画像から色領域を抽出して周波数成分を制御した際に、伝送ビットレートに与える影響を低減することができる。 - 特許庁

In a read control circuit 114, when the data read from the monitor bit region 101 does not agree with predetermined data, the output voltage of a voltage source 107 for reference is adjusted by controlling a trimming circuit 108.例文帳に追加

読み出し制御回路１１４は、モニタービット領域１０１から読み出されたデータが予め定められたデータと一致しない場合には、トリミング回路１０８を制御して、参照用電圧源１０７の出力電圧を調節する。 - 特許庁

The refresh mode switching circuit 16 receives a 2-bit address compensation signal which compensates the information amount of the internal address signal and permits or inhibits the output of the address compensation signal according to a 2nd refresh control signal REF2.例文帳に追加

リフレッシュモード切替回路１６は、内部アドレス信号の情報量を補完する２ビットのアドレス補完信号を受け、第２のリフレッシュ制御信号ＲＥＦ２に基づいてアドレス補完信号の出力を許可又は禁止する。 - 特許庁