「Control Bit」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

In the correction write operation, the control circuit simultaneously executes the correction write operation with respect to a plurality of memory units connected to the common bit lines and sequentially executes the correction write verify operation with respect to a plurality of memory units in which the correction write operation is executed.例文帳に追加

制御回路は、補正書き込みに際し、共通のビット線に接続された複数のメモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する。 - 特許庁

The relative position of each radical of the second or later character which is selected in the step S412 and corresponds to each specified bit of document access control information to be embedded is changed according to the embedding information in consideration of the reference value.例文帳に追加

そして、Ｓ４１２で選択した２番目以降の文字であって、埋め込まれるべき文書アクセス制御情報の所定のビット毎に対応する文字に対して、この文字の各部首の相対位置を基準値を鑑みて埋め込む情報に応じて変化させる。 - 特許庁

The frequency converters 62 to 70 provided to each carrier signal generating means 52 to 58 and an interruption control signal generating means 60 extract the partial stream of bit stream of the basic carrier signal, and generate the signal in the frequency 2n times the frequency of the basic carrier signal.例文帳に追加

各キャリア信号発生部５２〜５８と割込制御信号発生部６０とのそれぞれに設けられた周波数変換器６２〜７０が基本キャリア信号のビット列の部分列を取り出し、基本キャリア信号の２^n倍の周波数の信号を生成する。 - 特許庁

A 1st parameter code word is generated by combining one or more pitch bits with one or more voicing bits and one or more gain bits, and encoded with an error control code to generate a 1st FEC code word, which is included in the bit stream of frames (225).例文帳に追加

ピッチ・ビットの１つ以上を、発声ビットの１つ以上および利得ビットの１つ以上と組み合わせて第１パラメータ・コードワードを作成し、これをエラー制御コードでエンコードして第１ＦＥＣコードワードを生成し、これをフレームのビット・ストリームに含ませる（２２５）。 - 特許庁

The respective fingers calculate as processes in reverse spreading or the like in a bit calculation accuracy, based on the control from a finger controller 200 of imparting decided spreading code or regulating the operating timing of each finger, and then outputs a symbol in each path.例文帳に追加

各フィンガは、決められた拡散符号の付与、各フィンガの動作タイミングの調整といったフィンガ制御装置２００からの制御に基づいて、逆拡散処理などの演算を各々のビット演算精度で行なった後、各パスにおけるシンボルを出力する。 - 特許庁

The CPU 7 determines whether the audio data recorded on a data area of the optical disk 1 are ROM data or not, on the basis of a control bit of the TOC information, and determines whether the ROM data are recorded in the data area or not, when it is determined that the audio data are the ROM data.例文帳に追加

CPU７は、TOC情報のコントロールビットに基づいて、光ディスク１のデータ領域に記録されているオーディオデータがROMデータであるか否かを判定し、オーディオデータがROMデータであると判定した場合、データ領域にROMデータが記録されているか否かを判定する。 - 特許庁

Memory elements MR00 to MR22 are connected to bit lines BL0 to BL3 through first selection transistors TL00 to TL22 and second selection transistors TR00 to TR22 controlled by control lines GL0 to GL2, GR0 to GR2 being independent respectively.例文帳に追加

記憶素子ＭＲ００〜ＭＲ２２は、それぞれに独立した制御線ＧＬ０〜ＧＬ２，ＧＲ０〜ＧＲ２で制御される第１の選択トランジスタＴＬ００〜ＴＬ２２と第２の選択トランジスタＴＲ００〜ＴＲ２２を介して、ビット線ＢＬ０〜ＢＬ３に接続されている。 - 特許庁

To solve a problem it is difficult to control the bit rate by a conventional method such as re-transmission of a transmission packet or measurement of a round transfer time using an exclusive packet because variations in a coding rate of transmission available codes in a best effort wireless transmission medium are greater than that of an ATM network or the like.例文帳に追加

ベストエフォート型の無線伝送媒体では、ＡＴＭ網等に比べて伝送可能な符号レートの変動が大きく、従来の伝送パケットの再送致、専用パケットを用いた往復転送時間測等の方法ではビットレートの制御が困難である。 - 特許庁

A memory controller 105 imparts transaction into one of two queues of a single queue 109 and a group queue 110 according to the value of the group bit, and a control unit 112 controls so as to continuously extract the plurality of grouped transactions in accessing an SDRAM 107.例文帳に追加

メモリコントローラ１０５はグループビットの値によって単独キュー１０９とグループキュー１１０の２つのキューのうち一方にトランザクションをいれ、ＳＤＲＡＭ１０７へアクセスする際に制御部１１２がグループ化された複数のトランザクションを連続して取り出すよう制御する。 - 特許庁

An image forming device 100 includes: an image forming part 40 for forming an image corresponding to bit map data based on data for printing; an intermediate transfer belt cleaning unit for removing residual toner on an intermediate transfer belt of the image forming part 40; and a control part 50.例文帳に追加

画像形成装置１００は、印刷用データに基づくビットマップデータに対応する画像を形成する画像形成部４０と、画像形成部４０の中間転写ベルト上の残留トナーを除去する中間転写ベルトクリーニングユニットと、制御部５０とを備える。 - 特許庁

A packet transmitter-receiver 1 detects a multicast stream, detect a situation in which congestion occurs, and provide functions such as determination of a stream receiving start and band control, and the change of a transmission bit rate of a stream by using detected results.例文帳に追加

パケット送受信装置１は、マルチキャストストリームを検知することで、輻輳が発生する状況を検知することができ、検知した結果を用いてストリーム受信開始の判断や帯域制御、ストリームの送信ビットレートの変更するなどの機能を提供できる。 - 特許庁

To enable Huffman coding using a common Huffman table, according to the basic quantization value Q_i,j, and to control increase in the capacity of Huffman table, even when the image data expressed by n-bit within the range from L to K are coded by the JPEG-coding method.例文帳に追加

Ｌ乃至Ｋの範囲内にあるｎビットで表わされる画像データをＪＰＥＧ符号化する場合であっても、基本量子化値Ｑ_i,jに応じた共通のハフマンテーブルを用いてハフマン符号化することが可能となり、ハフマンテーブルの容量を増大することを抑制する。 - 特許庁

To provide a data backup control system which reduces the backup of intermediate memory contents other than check point images by providing a function for storing the addresses of a main memory backed up after a check point just before by adding a status bit to a backup address buffer.例文帳に追加

バックアップアドレスバッファにステータスビットを付加することにより、直前のチェックポイント以降にバックアップした主記憶のアドレスを記憶する機能を持たせ、チェックポイントイメージ以外の中間的なメモリ内容のバックアップを減少させるデータバックアップ制御方式を提供すること。 - 特許庁

At that time, the printer can be made to convert the printer control code into the display list, and the host can be made to convert the display list into the bit map data in order to further improve the print speed by efficiently using the host and the printer.例文帳に追加

このとき、ホスト及びプリンタを効率的に利用して印刷速度を更に向上させるために、プリンタ制御コードからディスプレイリストへの変換をプリンタで実行させたり、ディスプレイリストからビットマップデータへの変換をホストで実行させたりすることもできる。 - 特許庁

Accordingly, a bit selector with a function of using upper bits in the output of the AD converter when the input signal is large while using lower bits when the input signal is weak is inserted to control the number of bits processed by the digital phaser and the adder, so that the circuit scale is reduced.例文帳に追加

入力信号が大きいときにはＡＤ変換器の出力の上位ビットを使用し，微弱なときには下位ビットを使用する機能を持つビット選択器を挿入し，ディジタル整相器・加算器で扱うビット数を抑えることで回路規模を抑制した。 - 特許庁

Analogue information transmitted to a panel part 32 from a driving part 31 by a wiring 33 is converted again into a digital signal by an A/D converting part 321, and only a predetermined bit is sent to a display part 323 and is used for flashing control of a fluorescent character display tube.例文帳に追加

配線３３によって駆動部３１からパネル部３２に伝送されたアナログ情報は、Ａ／Ｄ変換部３２１によってディジタル信号に再変換され、所定ビットのみが表示部３２３に送られて蛍光表示管の点滅制御に使用される。 - 特許庁

To shift a cross polarized wave interference compensation circuit to a reset state without causing deterioration in the characteristics of a bit rate by poorly affecting the control of other circuits in digital microwave communication equipment when the cross polarized wave interference compensation circuit is reset.例文帳に追加

交差偏波干渉補償回路がリセット状態に切り替えられた時に、デジタルマイクロ波通信装置内の他の回路の制御に悪影響を与えてビット誤り率特性が劣化することなく、交差偏波干渉補償回路をリセット状態に移行させる。 - 特許庁

The control part 31 converts the waveform data into the waveform data of voltage and current at twice the interval of measurement at the measurement and at half bit resolution at the measurement and transmits the converted waveform data of voltage and current to a waveform data processing device 3.例文帳に追加

また、制御部３１は、この波形データを、測定時の２倍の測定間隔及び測定時の１／２倍のビット分解能の電圧及び電流の波形データに変換して、波形データ処理装置３に変換した電圧及び電流の波形データを送信する。 - 特許庁

A timing control circuit controls the timing for reading out the data from the memory, the timing for outputting a packet from the packet processing circuit, and the timing for outputting a packet affixed with a parity bit from the parity processing circuit depending on the transmission rate of the transmission line.例文帳に追加

この時、タイミング制御回路により、伝送路の伝送レートに応じて、メモリからデータを読み出すタイミング、パケット処理回路からパケットを出力するタイミング、および、パリティ処理回路からパリティビットが付加されたパケットを出力するタイミングが制御される。 - 特許庁

Also, the microcomputer for the putout control confirms the input of the fetch signals by confirming the bit of an external interruption request register, receives the putout activation command when the input of the fetch signals is confirmed, and performs the check processing of the detection signals of the clear switch.例文帳に追加

また、払出制御用マイクロコンピュータは、外部割込要求レジスタのビットを確認することによって取込信号の入力を確認し、取込信号の入力が確認されたときに払出起動コマンドを受信し、クリアスイッチの検出信号のチェック処理を行なう。 - 特許庁

The capacitance value of the capacitance elements C11 to C13 to which a weight of 2 is added is selected by the switches CSW0 to CSW3 based on 4-bit frequency adjustment control signals SELC0 to SELC3, thereby switching the frequency.例文帳に追加

静電容量値は、たとえば、２の重み付けがされている静電容量素子Ｃ１１〜Ｃ１３は、たとえば、４ビットの周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３に基づいて、スイッチＣＳＷ０〜ＣＳＷ３が選択し、周波数の切り替えを行う。 - 特許庁

Also, the most significant bit of the count value of the counter 12 is used as a frequency division control signal PCTR, and when the N1 is loaded, the signal PCTR reaches an L level and the signal PCTR reaches an H level when the count value becomes "-1".例文帳に追加

また、２進ダウンカウンタ１２のカウント値の最上位ビットが分周制御信号ＰＣＴＲとされ、Ｎ１がロードされると分周制御信号ＰＣＴＲはＬレベルとなり、さらにカウント値が“−１”となった時点で分周制御信号ＰＣＴＲがＨレベルとなる。 - 特許庁

As an encoding system in a high bit rate long haul dispersion control optical transmission system, not a conventional on/off keying(OOK) but a phase shift keying(PSK) or a differential phase shift keying(DPSK) is used, and a signal format is not an NRZ but an RZ.例文帳に追加

高ビットレート長距離分散制御光伝送システムにおける符号化方式として、従来のオンオフキーイング（ＯＯＫ）ではなく、位相シフトキーイング（ＰＳＫ）または差分位相シフトキーイング（ＤＰＳＫ）が使用され、信号フォーマットは、ＮＲＺではなく、ＲＺである。 - 特許庁

To provide a drive control device for an electric rotary tool having a clutch mechanism capable of performing the appropriate thread fastening drive control of the electric rotary tool regardless of the clutch operation of the clutch mechanism by detecting the rotation stop state of an output shaft of the electric rotary tool for connecting a driver bit with a required sensor and performing the drive stop control of an electric motor based on a detection signal of the sensor.例文帳に追加

クラッチ機構を備えた電動回転工具において、ドライバービット等を結合する電動回転工具の出力軸の回転停止状態を所要のセンサにより検出し、このセンサの検出信号に基づいて電動モータの駆動停止制御を行うことにより、前記クラッチ機構のクラッチ動作とは無関係に電動回転工具の適正なねじ締め駆動制御を達成することができる電動回転工具の駆動制御装置を提供する。 - 特許庁

When communication bandwidth is narrowed down and communication speed is lowered for some reason, the KARAOKE system 1 transmits lyric image data and background data to the remote control terminal 2 by an amount of data suitable for the communication speed by switching from background image data to be transmitted with large bit rate to compressed background image data with smaller bit rate or further thinning the compressed background image data according to the communication speed.例文帳に追加

カラオケ装置１は、何らかの事情で通信帯域幅が狭まり通信速度が低下した場合、その通信速度に応じて、送信する背景画像データをビットレートが大きい背景画像データから、よりビットレートが小さい圧縮背景画像データへ切り替えたり、更に圧縮背景画像データを間引いたりすることで、その通信速度に見合ったデータ量で歌詞画像データ及び背景データをリモコン端末２へ送信する。 - 特許庁

The device includes an MPEG encoder 103 encoding a video signal at a predetermined bit rate to generate video content, an HD drive 105 recording the generated video content in an HD, a DVD/BD drive 107 writing recorded video content in a DVD 10, and a system control part 115 setting a predetermined bit rate so that the size of the video content is adjusted in accordance with capacity of the previously specified DVD 10.例文帳に追加

所定のビットレートで映像信号をエンコードし、動画コンテンツを生成するＭＰＥＧエンコーダ１０３と、生成された動画コンテンツをＨＤに記録するＨＤドライブ１０５と、記録されている動画コンテンツ自体をＤＶＤ１０に書込むＤＶＤ／ＢＤドライブ１０７と、予め指定されたＤＶＤ１０の容量に応じて動画コンテンツのサイズが調整されるように、所定のビットレートを設定するシステム制御部１１５と、を備える。 - 特許庁

The optical disk reproducing apparatus that has the optical disk reading apparatus which reads the video data recorded in the optical disk and that reproduces video based on the read video data, has a calculation unit that calculates the bit rate of the video data recorded in the optical disk, and a report control unit that lets a reporting unit report an error when the bit rate calculated by the calculation unit is higher the maximum transfer rate of the optical disk reading apparatus.例文帳に追加

光ディスクに記録された映像データを読取る光ディスク読取り装置を備え、読取られた映像データに基づき映像を再生する光ディスク再生装置において、前記光ディスクに記録された映像データのビットレートを算出する算出部と、前記算出部により算出されたビットレートが前記光ディスク読取り装置の最大転送速度より高い場合に、報知部にエラーを報知させる報知制御部を備えた構成とした。 - 特許庁

A VCAT transmission apparatus 10 copies a test signal of a pseudo-random bit sequence, performs control so as to insert the same PRBS signal to each member of a VCAT signal, and transmits each member of the VCAT signal to which the PRBS signal is inserted to an opposing apparatus via a plurality of transmission paths.例文帳に追加

ＶＣＡＴ伝送装置１０は、擬似ランダムビット系列のテスト信号をコピーし、ＶＣＡＴ信号のメンバにそれぞれ同一のＰＲＢＳ信号を挿入するように制御し、ＰＲＢＳ信号が挿入されたＶＣＡＴ信号の各メンバを複数の伝送路で対向装置に送信する。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

To provide an image encoder and an image encoding method in which errors are not accumulated, a VBV (video buffering verifier) control can be correctly performed for each picture in a split image encoder, and a VBV delay of a bit stream after being composited can be correctly determined, and to provide an image recorder and an image transmitter.例文帳に追加

分割画像符号化装置において、誤差の蓄積がなく、ピクチャ単位で精確にＶＢＶバッファの制御ができ、合成後のビットストリームのＶＢＶディレイを精確に求めることが出来る画像符号化装置と画像符号化方法、画像記録装置、及び画像伝送装置を提供する。 - 特許庁

The 8-bit data obtained by binary encoding of the clock number of the application period of a display signal voltage to each signal line Ls in one horizontal scanning period calculated on the basis of the frequency of the data clock CLK is set in an internal register HGRES of a control circuit 23 in accordance with the external input.例文帳に追加

コントロール回路２３の内部レジスタＨＧＲＥＳに、データクロックＣＬＫの周波数ｆを基に算出された、１水平走査期間における各信号ラインＬｓへの表示信号電圧の印加期間のクロック数を２進数化した８ビットデータが外部入力に従って設定される。 - 特許庁

A pre-filtering control part 51 controls the characteristics of a spatial filter 52 and a temporal filter 53 in a pre-filtering part 50, according to the motion component represented by the ratio of the encoding difficulty in bit rate, and the ratio between a latest B-picture encoding difficulty and the latest I-picture encoding difficulty.例文帳に追加

プリフィルタ制御部５１は、ビットレートに対する符号化難易度の比率と、最新のＢピクチャの符号化難易度と最新のＩピクチャの符号化難易度との比率によって表される動き成分とに応じて、プリフィルタ部５０における空間フィルタ５２と時間フィルタ５３の特性を制御する。 - 特許庁

An ID field 12 is provided corresponding to a cache tag part 11, the block number of the blocked cache tag part 11 is set to the ID field 12, and a lock bit instructing locking or unlocking is set to a block lock control register 21 for each block number.例文帳に追加

この発明は、キャッシュタグ部１１に対応してＩＤフィールド１２を設け、ブロック化されたキャッシュタグ部１１のブロック番号をＩＤフィールド１２に設定し、ブロック番号毎にロック又はアンロックを指示するロックビットをブロックロック制御レジスタ２１に設定するように構成される。 - 特許庁

A wireless transmitter includes: a rectangular wave signal generating section 2 for generating and outputting a rectangular wave signal S2 in accordance with 1 bit of a data signal D; a pulse width control section 3 for controlling the pulse width of the rectangular wave signal S2 for each rectangular wave signal S2; and a transmission antenna 4 driven by the rectangular wave signal S2.例文帳に追加

データ信号Ｄの１ビットに対応して矩形波信号Ｓ２を生成し出力する矩形波信号生成部２と、矩形波信号Ｓ２のパルス幅を矩形波信号Ｓ２ごとに制御するパルス幅制御部３と、矩形波信号Ｓ２により駆動される送信アンテナ４とを備える。 - 特許庁

In an R-2R resistor circuit network 12, a path where each branched current is made to flow to an integrator capacitor 14 of the next stage and a path where each branched current is made to flow to a low-impedance analog midpoint (ground potential) Vss, and a path can be selected for each branched current by digital control bit data Bn-B_0.例文帳に追加

Ｒ−２Ｒ抵抗回路網１２では、各分岐電流がそれぞれ次段の積分器容量１４に流れる経路と低インピーダンスアナログ中点（グラウンド電位）Ｖｓｓに流れる経路があり、各分岐電流ごとにディジタルコントロールビットデータＢｎ〜Ｂ_0 によって経路選択が可能となっている。 - 特許庁

The number of rotation of a main motor is set according to each of cutting conditions when concrete part is cut, when a reinforcing bar is cut, when a soft start is employed and when cutting passes through for every bit dimension by a circuit 39 for setting the number of rotation of the main motor to control the main motor 4 through a variable frequency inverter 38.例文帳に追加

主モータ回転数設定回路（３９）によって、該回転数は、ビット寸法毎に、コンクリート部切削時、鉄筋部切削時、ソフト始動時及び切削貫通時のそれぞれの切削条件によって設定され、可変周波数インバータ（３８）を介して、主モータ（４）を制御する。 - 特許庁

This device is provided with two groups of dummy cell columns having respectively fixed dummy cells 21A, 21B and dummy bit lines 13A, 13B, two groups of dummy word lines 12A, 12B accessing respectively each fixed dummy cell 21A, 21B of each dummy cell column, and a dummy cell control circuit 9 selecting dummy word line 12A, 12B.例文帳に追加

それぞれ固定ダミーセル２１Ａ，２１Ｂ及びダミービット線１３Ａ，１３Ｂを有する２組のダミーセル列と、各ダミーセル列の各々の固定ダミーセル２１Ａ，２１Ｂをそれぞれアクセスする２組のダミーワード線１２Ａ，１２Ｂと、ダミーワード線１２Ａ，１２Ｂの選択を行うダミーセル制御回路９とを備える。 - 特許庁

Relating to a control device of high reliability which is formed of a multiplex configuration of processors, a possibility of an error in a storage device caused by a hard error or a soft error of the storage device is prevented and data are corrected when 1 bit error occurs due to the soft error for continuing operation and improving the rate of operation.例文帳に追加

プロセッサの多重化構成により実現されている高信頼性制御装置において、記憶装置のソフトエラー、又は固定エラーによる記憶装置のエラーの潜在を防止すると共に、ソフトエラーによる１ビットエラー発生時はデータを訂正し動作を継続し、稼働率向上を行う。 - 特許庁

The defect analyzing memory 7 is composed of a multi-bit memory having plural data input/output terminals, and the device is provided with a control circuit 6 in which when uncoincidence is detected by the logical comparator 4, and uncoincidence detected signal detected by a test of the present time is added to a signal stored in the defect analyzing memory 7 in a test of the previous time.例文帳に追加

不良解析メモリ７を複数のデータ入出力端子を持つ多ビットメモリで構成し、論理比較器４で不一致が検出されると前回のテストで不良解析メモリ７に記憶させた信号に今回のテストで検出された不一致検出信号を加える。 - 特許庁

The error control apparatus 200 includes a mask indicator 212 for outputting mask data, a pre-decoder 210 for performing masking for the reserved bit included in the received data by using the mask data output from the mask indicator 212, and a decoder 220 for decoding the masked received data.例文帳に追加

マスクデータを出力するマスクインジケータ２１２と、マスクインジケータ２１２が出力したマスクデータを用いて、受信データに含まれる予備ビットに対してマスキングを行うプリデコーダ２１０と、マスキングされた受信データに対してデコーディングを行うデコーダ２２０とを含む誤り制御装置２００。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

The X component of an X coordinate axis and the Y component of a Y coordinate axis can be calculated only by extracting the bit data of a selected direction from the table 13 without calculating the ratio of both the X and Y coordinates and cursor control data for moving the cursor in the same direction can be obtained.例文帳に追加

選択方向について方向データテーブル（１３）のビットデータを抽出するだけで、選択方向を近似して表すＸ座標軸のＸ成分とＹ座標軸のＹ成分がその比を計算することなく得られ、カーソルを同方向に移動させるカーソル制御データを生成することができる。 - 特許庁

When starting the execution of game control, numerical value data are read from a random numerical value register, and bit values of the random number latch flag data RDFM0 and random number latch flag data RDFM1 are changed to "0" from "1", thereby setting a corresponding random number latch flag to an off-state.例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する。 - 特許庁

To provide a decimation bandpass filter which outputs signals having high bit accuracy to an AGC circuit and has a simple constitution, without increasing the hardware scale and electric current of the filter by decimating the output of a bandpass ΔΣAD converter which has an AGC function and enabling the converter to make accurate AGC control.例文帳に追加

ＡＧＣ機能を有するバンドパス型ΔΣＡＤ変換器の出力のデシメーションを行い、さらに、正確なＡＧＣ制御が行えるように、ビット精度の高い信号をＡＧＣ回路に出力するデシメーションバンドパスフィルタをハード規模、電流を増大させることなく、簡単な構成で実現する。 - 特許庁

A conductive layer 18 is formed on the control gate of each memory cell on a memory column via an insulating film 17, and the conductive layer 18 is connected to an impurity region 11-1 located between a bit line side selective transistor 21 and its adjacent memory cell M1 via a contact 24.例文帳に追加

メモリ列の各メモリセルのコントロールゲートの上に絶縁膜１７を介して導電層１８を形成し、当該導電層１８はコンタクト２４を介してビット線側選択トランジスタ２１とその隣接のメモリセルＭ１との間にある不純物領域１１−１に接続されている。 - 特許庁