「Control Bit」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

In this semiconductor integrated circuit 1 equipped with the programmable device 11 having a rewritable circuit structure, a control part 12 forms, in the programmable device 11, a circuit comprising the CPUs 14 of designated bit widths and of a designated quantity, and buses 17 and 18 connected to them.例文帳に追加

回路構成が書き換え可能なプログラマブルデバイス（１１）を備えた半導体集積回路（１）において、制御部（１２）は、プログラマブルデバイス（１１）に、指定されたビット幅および指定された個数のＣＰＵ（１４）ならびにこれ接続されるバス（１７，１８）の回路構成をする。 - 特許庁

Besides, by changing a quantized value before inverse quantization or inversely quantized value after the inverse quantization so that a frequency area signal to be inputted to a quantizing means can not contain a large number of the same values, the fine control of a bit rate is facilitated.例文帳に追加

また、量子化手段へ入力される周波数領域信号において同一値が多く含まれないよう、逆量子化前の量子化値、あるいは、逆量子化後の逆量子化値に対して値の変更を施すことでビットレートの細かい制御を容易にする。 - 特許庁

A memory controller 105 imparts transaction into one of two queues of a single queue 109 and a group queue 110 according to the value of the group bit, and a control unit 112 controls so as to continuously extract the plurality of grouped transactions in accessing an SDRAM 107.例文帳に追加

メモリコントローラ１０５はグループビットの値によって単独キュー１０９とグループキュー１１０の２つのキューのうち一方にトランザクションをいれ、ＳＤＲＡＭ１０７へアクセスする際に制御部１１２がグループ化された複数のトランザクションを連続して取り出すよう制御する。 - 特許庁

A packet transmitter-receiver 1 detects a multicast stream, detect a situation in which congestion occurs, and provide functions such as determination of a stream receiving start and band control, and the change of a transmission bit rate of a stream by using detected results.例文帳に追加

パケット送受信装置１は、マルチキャストストリームを検知することで、輻輳が発生する状況を検知することができ、検知した結果を用いてストリーム受信開始の判断や帯域制御、ストリームの送信ビットレートの変更するなどの機能を提供できる。 - 特許庁

The CPU 7 determines whether the audio data recorded on a data area of the optical disk 1 are ROM data or not, on the basis of a control bit of the TOC information, and determines whether the ROM data are recorded in the data area or not, when it is determined that the audio data are the ROM data.例文帳に追加

CPU７は、TOC情報のコントロールビットに基づいて、光ディスク１のデータ領域に記録されているオーディオデータがROMデータであるか否かを判定し、オーディオデータがROMデータであると判定した場合、データ領域にROMデータが記録されているか否かを判定する。 - 特許庁

Accordingly, a bit selector with a function of using upper bits in the output of the AD converter when the input signal is large while using lower bits when the input signal is weak is inserted to control the number of bits processed by the digital phaser and the adder, so that the circuit scale is reduced.例文帳に追加

入力信号が大きいときにはＡＤ変換器の出力の上位ビットを使用し，微弱なときには下位ビットを使用する機能を持つビット選択器を挿入し，ディジタル整相器・加算器で扱うビット数を抑えることで回路規模を抑制した。 - 特許庁

The respective fingers calculate as processes in reverse spreading or the like in a bit calculation accuracy, based on the control from a finger controller 200 of imparting decided spreading code or regulating the operating timing of each finger, and then outputs a symbol in each path.例文帳に追加

各フィンガは、決められた拡散符号の付与、各フィンガの動作タイミングの調整といったフィンガ制御装置２００からの制御に基づいて、逆拡散処理などの演算を各々のビット演算精度で行なった後、各パスにおけるシンボルを出力する。 - 特許庁

Memory elements MR00 to MR22 are connected to bit lines BL0 to BL3 through first selection transistors TL00 to TL22 and second selection transistors TR00 to TR22 controlled by control lines GL0 to GL2, GR0 to GR2 being independent respectively.例文帳に追加

記憶素子ＭＲ００〜ＭＲ２２は、それぞれに独立した制御線ＧＬ０〜ＧＬ２，ＧＲ０〜ＧＲ２で制御される第１の選択トランジスタＴＬ００〜ＴＬ２２と第２の選択トランジスタＴＲ００〜ＴＲ２２を介して、ビット線ＢＬ０〜ＢＬ３に接続されている。 - 特許庁

To solve a problem it is difficult to control the bit rate by a conventional method such as re-transmission of a transmission packet or measurement of a round transfer time using an exclusive packet because variations in a coding rate of transmission available codes in a best effort wireless transmission medium are greater than that of an ATM network or the like.例文帳に追加

ベストエフォート型の無線伝送媒体では、ＡＴＭ網等に比べて伝送可能な符号レートの変動が大きく、従来の伝送パケットの再送致、専用パケットを用いた往復転送時間測等の方法ではビットレートの制御が困難である。 - 特許庁

A VFM-PP demodulation part 12 demodulates a code sequence which is binarized by an encoding part 11 and made into inverse NRZI (Non Return to Zero Inverted) at need according to the first inversion table to generate a data stream and outputs it to a DSV control bit taking out part 13.例文帳に追加

ＶＦＭ−ＰＰ復調部１２は、符号列化部１１によって２値化され、必要に応じて逆ＮＲＺＩ化された符号列を、第１の逆変換テーブルに従って復調して、データ列を生成し、ＤＳＶ制御ビット取出し部１３に出力する。 - 特許庁

The connection control circuit 100 sets an interlock signal CE controlling a gate for connecting electrically a pair of bit line to a pair of data input/ output line to a H level or a L level in accordance with a sense amplifier activating signal ϕN and a column bank address and ϕCB.例文帳に追加

接続制御回路１００は、センスアンプ活性化信号φＮとコラムバンクアドレスφＣＢとに応じて、ビット線対とデータ入出力線対とを電気的に接続するためのゲートを制御するインターロック信号ＣＥをＨまたはＬレベルに設定する。 - 特許庁

In the imaging apparatus of a reset type including pixels each provided with the transistor M1 (transfer transistor) and a transistor M2 (reset transistor), a drain of a transistor M3 (amplification transistor) is connected to a bit line BL (output line) and the source of the transistor M3 is connected to a word line WL3 (control line) respectively.例文帳に追加

トランジスタＭ１（転送トランジスタ）およびトランジスタＭ２（リセットトランジスタ）を備えるリセット式の撮像装置として、トランジスタＭ３（増幅トランジスタ）のドレインをビット線ＢＬ（出力線）に、同トランジスタＭ３のソースをワード線ＷＬ３（制御線）にそれぞれ接続する。 - 特許庁

To inexpensively provide an HDLC control circuit realizing support of an HDLC bit synchronous system in a network terminal by using an existing LSI (gate array) performing a two layer processing for supporting an HDLC octet synchronous system.例文帳に追加

ネットワーク終端装置におけるＨＤＬＣ制御回路に関するものであり、ＨＤＬＣオクテット同期方式をサポートするレイヤ２処理を行う既存のＬＳＩ（ゲートアレイ）を用い、ＨＤＬＣビット同期方式のサポートを可能とする回路を低コストで実現する。 - 特許庁

To provide a pass processing method in multi-line print in which bit processing time by software can be reduced greatly without increasing data transfer time, data processing or memory capacity and time series processing in a data control system is not damaged.例文帳に追加

ソフトウェアによるビット処理時間を大幅に低減することができ、データ転送時間やデータ処理、メモリ容量を増加させず、またデータ制御システム内の時系列処理を損なうことのないマルチライン印刷におけるパス処理方法を提供することを目的とする。 - 特許庁

A frequency calculation part 14 calculates a clock frequency from a remaining data amount remaining in a bit stream memory 10, while a clock-power source voltage control unit 16 sets a clock of the frequency and power source voltage corresponding to the frequency and drives an entropy decode part 11.例文帳に追加

周波数計算部１４は、ビットストリームメモリ１０に残っているデータの残量から、クロック周波数を計算し、クロック・電源電圧制御部１６がその周波数のクロックと、その周波数に対応する電源電圧を設定して、エントロピーデコード部１１を駆動する。 - 特許庁

A mobile terminal 3 includes a data processing part 22, which measures the standard deviation of Eb/I0, i.e., a ratio between signal power Eb set per bit at the receiving side and interference power I0 set per Hz and changes the control width of transmission power, in response to the measured standard deviation.例文帳に追加

、移動端末２に、受信側の１ビット当たりの信号電力Ｅｂと１Ｈｚ当たりの干渉電力Ｉ０との比であるＥｂ／Ｉ０の標準偏差を測定しそれに基づき送信電力制御の制御幅を変更させるデータ処理部２２を設ける。 - 特許庁

An image forming device 100 includes: an image forming part 40 for forming an image corresponding to bit map data based on data for printing; an intermediate transfer belt cleaning unit for removing residual toner on an intermediate transfer belt of the image forming part 40; and a control part 50.例文帳に追加

画像形成装置１００は、印刷用データに基づくビットマップデータに対応する画像を形成する画像形成部４０と、画像形成部４０の中間転写ベルト上の残留トナーを除去する中間転写ベルトクリーニングユニットと、制御部５０とを備える。 - 特許庁

The control part 31 converts the waveform data into the waveform data of voltage and current at twice the interval of measurement at the measurement and at half bit resolution at the measurement and transmits the converted waveform data of voltage and current to a waveform data processing device 3.例文帳に追加

また、制御部３１は、この波形データを、測定時の２倍の測定間隔及び測定時の１／２倍のビット分解能の電圧及び電流の波形データに変換して、波形データ処理装置３に変換した電圧及び電流の波形データを送信する。 - 特許庁

A timing control circuit controls the timing for reading out the data from the memory, the timing for outputting a packet from the packet processing circuit, and the timing for outputting a packet affixed with a parity bit from the parity processing circuit depending on the transmission rate of the transmission line.例文帳に追加

この時、タイミング制御回路により、伝送路の伝送レートに応じて、メモリからデータを読み出すタイミング、パケット処理回路からパケットを出力するタイミング、および、パリティ処理回路からパリティビットが付加されたパケットを出力するタイミングが制御される。 - 特許庁

Also, the microcomputer for the putout control confirms the input of the fetch signals by confirming the bit of an external interruption request register, receives the putout activation command when the input of the fetch signals is confirmed, and performs the check processing of the detection signals of the clear switch.例文帳に追加

また、払出制御用マイクロコンピュータは、外部割込要求レジスタのビットを確認することによって取込信号の入力を確認し、取込信号の入力が確認されたときに払出起動コマンドを受信し、クリアスイッチの検出信号のチェック処理を行なう。 - 特許庁

The capacitance value of the capacitance elements C11 to C13 to which a weight of 2 is added is selected by the switches CSW0 to CSW3 based on 4-bit frequency adjustment control signals SELC0 to SELC3, thereby switching the frequency.例文帳に追加

静電容量値は、たとえば、２の重み付けがされている静電容量素子Ｃ１１〜Ｃ１３は、たとえば、４ビットの周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３に基づいて、スイッチＣＳＷ０〜ＣＳＷ３が選択し、周波数の切り替えを行う。 - 特許庁

Also, the most significant bit of the count value of the counter 12 is used as a frequency division control signal PCTR, and when the N1 is loaded, the signal PCTR reaches an L level and the signal PCTR reaches an H level when the count value becomes "-1".例文帳に追加

また、２進ダウンカウンタ１２のカウント値の最上位ビットが分周制御信号ＰＣＴＲとされ、Ｎ１がロードされると分周制御信号ＰＣＴＲはＬレベルとなり、さらにカウント値が“−１”となった時点で分周制御信号ＰＣＴＲがＨレベルとなる。 - 特許庁

As an encoding system in a high bit rate long haul dispersion control optical transmission system, not a conventional on/off keying(OOK) but a phase shift keying(PSK) or a differential phase shift keying(DPSK) is used, and a signal format is not an NRZ but an RZ.例文帳に追加

高ビットレート長距離分散制御光伝送システムにおける符号化方式として、従来のオンオフキーイング（ＯＯＫ）ではなく、位相シフトキーイング（ＰＳＫ）または差分位相シフトキーイング（ＤＰＳＫ）が使用され、信号フォーマットは、ＮＲＺではなく、ＲＺである。 - 特許庁

To provide a drive control device for an electric rotary tool having a clutch mechanism capable of performing the appropriate thread fastening drive control of the electric rotary tool regardless of the clutch operation of the clutch mechanism by detecting the rotation stop state of an output shaft of the electric rotary tool for connecting a driver bit with a required sensor and performing the drive stop control of an electric motor based on a detection signal of the sensor.例文帳に追加

クラッチ機構を備えた電動回転工具において、ドライバービット等を結合する電動回転工具の出力軸の回転停止状態を所要のセンサにより検出し、このセンサの検出信号に基づいて電動モータの駆動停止制御を行うことにより、前記クラッチ機構のクラッチ動作とは無関係に電動回転工具の適正なねじ締め駆動制御を達成することができる電動回転工具の駆動制御装置を提供する。 - 特許庁

When communication bandwidth is narrowed down and communication speed is lowered for some reason, the KARAOKE system 1 transmits lyric image data and background data to the remote control terminal 2 by an amount of data suitable for the communication speed by switching from background image data to be transmitted with large bit rate to compressed background image data with smaller bit rate or further thinning the compressed background image data according to the communication speed.例文帳に追加

カラオケ装置１は、何らかの事情で通信帯域幅が狭まり通信速度が低下した場合、その通信速度に応じて、送信する背景画像データをビットレートが大きい背景画像データから、よりビットレートが小さい圧縮背景画像データへ切り替えたり、更に圧縮背景画像データを間引いたりすることで、その通信速度に見合ったデータ量で歌詞画像データ及び背景データをリモコン端末２へ送信する。 - 特許庁

The device includes an MPEG encoder 103 encoding a video signal at a predetermined bit rate to generate video content, an HD drive 105 recording the generated video content in an HD, a DVD/BD drive 107 writing recorded video content in a DVD 10, and a system control part 115 setting a predetermined bit rate so that the size of the video content is adjusted in accordance with capacity of the previously specified DVD 10.例文帳に追加

所定のビットレートで映像信号をエンコードし、動画コンテンツを生成するＭＰＥＧエンコーダ１０３と、生成された動画コンテンツをＨＤに記録するＨＤドライブ１０５と、記録されている動画コンテンツ自体をＤＶＤ１０に書込むＤＶＤ／ＢＤドライブ１０７と、予め指定されたＤＶＤ１０の容量に応じて動画コンテンツのサイズが調整されるように、所定のビットレートを設定するシステム制御部１１５と、を備える。 - 特許庁

The optical disk reproducing apparatus that has the optical disk reading apparatus which reads the video data recorded in the optical disk and that reproduces video based on the read video data, has a calculation unit that calculates the bit rate of the video data recorded in the optical disk, and a report control unit that lets a reporting unit report an error when the bit rate calculated by the calculation unit is higher the maximum transfer rate of the optical disk reading apparatus.例文帳に追加

光ディスクに記録された映像データを読取る光ディスク読取り装置を備え、読取られた映像データに基づき映像を再生する光ディスク再生装置において、前記光ディスクに記録された映像データのビットレートを算出する算出部と、前記算出部により算出されたビットレートが前記光ディスク読取り装置の最大転送速度より高い場合に、報知部にエラーを報知させる報知制御部を備えた構成とした。 - 特許庁

An evaluating part 17 evaluates a bit error rate in the judgment output, and when the value is equal to or higher than reference, a control part 8 stops operations of the radio part and the path selecting part in order of an antenna branch in which the maximum value or average value of a signal to interference ratio is small.例文帳に追加

評価部１７はその判定出力におけるビット誤り率を評価し、その値が基準以上であるときに、制御部１８が信号対干渉比の最大値又は平均値が小であるアンテナブランチから順に無線部及びパス選択部の動作を停止させる。 - 特許庁

Eight-bit data set with dip switches are repeated in the form of a serial signal by the INMARSAT satellite from an HSD model and the INMARSAT communication control unit and sent to a shore station which provides transfer service and the data transferred from it are converted into a parallel signal to make 8 LEDs illuminate.例文帳に追加

ディップスイッチで設定した８ビットのデータをシリアル信号にしてＨＳＤモデムおよびインマルサット通信制御ユニットよりインマルサット衛星を中継して、転送サービスを行う海岸局へ送信し、そこから転送されてきたデータをパラレル信号にして８個のＬＥＤを点灯させる。 - 特許庁

The transmission and received signals include a plurality of pilot bits whereby the BTS 10 (MS20) takes synchronization of the first frame and a transmission power control bit whereby the BTS 10 (MS20) requests the adjustment of a second transmission power when the BTS 10 (MS20) transmits the second frame to the MS20(BTS10).例文帳に追加

送信信号及び受信信号は、ＢＴＳ１０（ＭＳ２０）が第１フレームの同期を取るための複数のパイロットビットと、ＢＴＳ１０（ＭＳ２０）がＭＳ２０（ＢＴＳ１０）に第２フレームを送信するときの第２送信電力の調整を求める送信電力制御ビットとを含む。 - 特許庁

When the address after address calculation is not entered in TLB, the process is transferred to a TLB fault handler, in which a TLB control part detects, based on the value of the C bit, whether carry-down from an upper address or carry-up to an upper address has occurred in the address calculation or not.例文帳に追加

アドレス計算後のアドレスがＴＬＢにエントリされていない場合はＴＬＢフォルトハンドラに移行し、ＴＬＢ制御部が、Ｃビットの値に基づいてアドレス計算において上位アドレスからの桁下がりまたは上位アドレスへの桁上がりが発生したか否かを検出する。 - 特許庁

A communication control means 7 transmits first a 1st frame synchronizing signal in compliance with a standard and an N-bit call signal in the case of transmission and then transmits a 2nd frame synchronizing signal that is decided uniquely, an identification signal to identify a communication opposite party and a transmission data signal succeedingly.例文帳に追加

送信時に、通信制御手段７は標準規格に定められた、第一のフレーム同期信号、Ｎビットの呼出信号を最初に送信し、引き続いて独自に定められた、第二のフレーム同期信号、通信相手を識別する識別信号と伝送データ信号を送信する。 - 特許庁

A conductive layer 18 is formed on the control gate of each memory cell on a memory column via an insulating film 17, and the conductive layer 18 is connected to an impurity region 11-1 located between a bit line side selective transistor 21 and its adjacent memory cell M1 via a contact 24.例文帳に追加

メモリ列の各メモリセルのコントロールゲートの上に絶縁膜１７を介して導電層１８を形成し、当該導電層１８はコンタクト２４を介してビット線側選択トランジスタ２１とその隣接のメモリセルＭ１との間にある不純物領域１１−１に接続されている。 - 特許庁

Since the restriction value and the measurement start value can be set without losing the address space or the bit space, control of each watchdog timer can be executed without reducing decoding speed of an address or multiplexer speed of data even in a system incorporating many watchdog timers.例文帳に追加

本発明によれば、アドレス空間やビット空間をロスすることなく、制限値と計測開始値を設定できるため、数多くのウォッチドックタイマが内蔵されているシステムであっても、アドレスのデコード速度やデータのマルチプレクサの速度を下げることなく各ウォッチドックタイマの制御を行える。 - 特許庁

A synchronization adjustment selection section 5 sequentially selects a synchronization adjustment object channel in time division from channels 1-n, informs a decode display control section 4 about the result of selection, detects an outputs an SCR and a PTS of the selected synchronization adjustment object channel from received bit stream data A1-1 to A1-n.例文帳に追加

同期調整選択部５は、時分割でチャネル１〜ｎから同期調整対象チャネルを順次選択してデコード・表示制御部４へ通知し、入力されるビットストリームデータＡ１−１〜ｎからその選択した同期調整対象チャネルのＳＣＲとＰＴＳを検出して出力する。 - 特許庁

When starting the execution of game control, numerical value data are read from a random numerical value register, and bit values of the random number latch flag data RDFM0 and random number latch flag data RDFM1 are changed to "0" from "1", thereby setting a corresponding random number latch flag to an off-state.例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する。 - 特許庁

To provide a decimation bandpass filter which outputs signals having high bit accuracy to an AGC circuit and has a simple constitution, without increasing the hardware scale and electric current of the filter by decimating the output of a bandpass ΔΣAD converter which has an AGC function and enabling the converter to make accurate AGC control.例文帳に追加

ＡＧＣ機能を有するバンドパス型ΔΣＡＤ変換器の出力のデシメーションを行い、さらに、正確なＡＧＣ制御が行えるように、ビット精度の高い信号をＡＧＣ回路に出力するデシメーションバンドパスフィルタをハード規模、電流を増大させることなく、簡単な構成で実現する。 - 特許庁

A picture discrimination section 113 discriminates a B picture B1 converted into an I picture at re-coding among B pictures of moving picture data 401 with a transmission rate of 60 frames/second and a control section 11 uses an exclusive calculation expression to provide a little too many bit distribution values to the B picture B1.例文帳に追加

６０フレーム／秒の動画像データ４０１のＢピクチャのうち、再符号化時にＩピクチャに変換されるＢピクチャＢ１をピクチャ判定部１１３が判定し、当該ＢピクチャＢ１に対しては、制御部１１は専用の計算式を用いて求め多めのビット配分値を与える。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

A VCAT transmission apparatus 10 copies a test signal of a pseudo-random bit sequence, performs control so as to insert the same PRBS signal to each member of a VCAT signal, and transmits each member of the VCAT signal to which the PRBS signal is inserted to an opposing apparatus via a plurality of transmission paths.例文帳に追加

ＶＣＡＴ伝送装置１０は、擬似ランダムビット系列のテスト信号をコピーし、ＶＣＡＴ信号のメンバにそれぞれ同一のＰＲＢＳ信号を挿入するように制御し、ＰＲＢＳ信号が挿入されたＶＣＡＴ信号の各メンバを複数の伝送路で対向装置に送信する。 - 特許庁

To provide an image encoder and an image encoding method in which errors are not accumulated, a VBV (video buffering verifier) control can be correctly performed for each picture in a split image encoder, and a VBV delay of a bit stream after being composited can be correctly determined, and to provide an image recorder and an image transmitter.例文帳に追加

分割画像符号化装置において、誤差の蓄積がなく、ピクチャ単位で精確にＶＢＶバッファの制御ができ、合成後のビットストリームのＶＢＶディレイを精確に求めることが出来る画像符号化装置と画像符号化方法、画像記録装置、及び画像伝送装置を提供する。 - 特許庁

The output buffer control signal generation unit 131 makes the transistors 132a-132d and 133a-133d off in sequence to gradually make each impedance of output buffers (a first transistor group 132 and a second transistor group 133) higher in one bit time of the communication signal indicating dominant.例文帳に追加

そして、出力バッファ制御信号生成部１３１は、ドミナントを表す通信信号の１ビット時間において、トランジスタ１３２ａ〜１３２ｄ，１３３ａ〜１３３ｄを順にオフにして出力バッファ（第１のトランジスタ群１３２及び第２のトランジスタ群１３３）の各インピーダンスを徐々に高くする。 - 特許庁

In the device for accumulating and reproducing semiconductor memory image, when image data is reproduced, the ECC addition parts 141-1 to 141-4 correct bit error, the RAID control part 12 restores distributed data, and an error correction decoding part 17 corrects burst error.例文帳に追加

そして、半導体メモリ映像蓄積再生装置は、映像データの再生時において、ＥＣＣ付加部１４１−１〜１４１−４により、ビット誤りを訂正し、ＲＡＩＤ制御部１２により、分散データを復元し、誤り訂正復号化部１７により、バースト誤りを訂正する。 - 特許庁

The semiconductor memory device has a BootRAM having a first number of banks, DataRAM having a second number of banks which is larger than the first number of banks, and an equalizing timer control circuit 42 that controls pre-charge operation performed for a bit line provided at the BootRAM and the DataRAM.例文帳に追加

第１のバンク数を有するＢｏｏｔＲＡＭと、第１のバンク数より多い第２のバンク数を有するＤａｔａＲＡＭと、ＢｏｏｔＲＡＭおよびＤａｔａＲＡＭに設けられたビット線に対して行うプリチャージ動作を制御するイコライズタイマ制御回路４２とを備える。 - 特許庁

When the execution of game control is to be started, the game machine reads numerical data from a random number value register and varies the bit value of random number latch flag data RDFM0 and random latch flag data RDFM1 from "1" to "0" to set a corresponding random number latch flag to the off condition.例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する。 - 特許庁