「Control Bit」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

The control circuit 4 stops the demodulation of at least one bit frame among the plurality of bit frames in a state that one broadcasting station is turned, and retrieves the other broadcasting station whose receiving state is satisfactory by using a dead time generated according to this.例文帳に追加

制御回路４は、１つの放送局が選局されている状態で、前記複数本のビットフレームの内、少なくとも１本のビットフレームについての復号処理を停止し、これによって生じた空き時間を利用して、受信状態の良好な他の放送局を探索する。 - 特許庁

In a test mode, 1st- and 2nd sense amplifier control signals PSE-01, PSE-E are enabled at different points of time, and the 1st sense amplifier 320 for detecting and amplifying the potentials of an odd-numbered bit line pair and the 2nd sense amplifier 330 for detecting and amplifying an even- numbered bit line pair are activated at different points of time.例文帳に追加

テストモード時には第１及び第２センスアンプ制御信号PSE 01,PSE Eが相異なる時点にイネーブルされて、奇数番目ビットライン対の電位を感知増幅する第１センスアンプ320と、偶数番目ビットライン対の電位を感知増幅する第２センスアンプ330とが相異なる時点に活性化される。 - 特許庁

The nonvolatile semiconductor memory device includes: word lines WL; bit lines BL; memory cells MC each including a variable resistance element R and each arranged at each crossing part of the word lines WL and bit lines BL; and column/row control circuits 20, 30 for controlling voltages applied to the memory cells MC.例文帳に追加

不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬの各交差部に配置され可変抵抗素子Ｒを含むメモリセルＭＣと、メモリセルＭＣに印加する電圧を制御するカラム／ロウ制御回路２０、３０とを備える。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

A control unit 19 receives the bit rate of an image data from a video decoder 9 and the electric field strength from an OFDM (Orthogonal Frequency Division Multiplexing) demodulation processing unit 3, if the received bit rate and the electric field strength are respectively over predetermined values, instructs an image processing unit 11 to perform enlarging processing of an image size of the image data.例文帳に追加

制御部１９は、ビデオデコーダ９から画像データのビットレートと、ＯＦＤＭ復調処理部３から電界強度を受信し、受信したビットレートと電界強度がそれぞれ所定値以上であれば、画像処理部１１に画像データの画像サイズを拡大処理するように指示する。 - 特許庁

To provide a semiconductor storage device which has a floating gate and a control gate and whose source and drain regions are asymmetrical and which can avoid the increase of the resistance of a bit line arranged between the floating gates in itself and besides can scale down the bit line width.例文帳に追加

フローティングゲート及びコントロールゲートを有し、ソース／ドレイン領域が非対称である半導体記憶装置におけるフローティングゲート間に配置されるビット線抵抗の増大を避け、かつ、ビット線幅を縮小することができる半導体記憶装置及びその製造方法を提供する。 - 特許庁

The optotype control section 30 controls the size and the brightness of the optotype so as to make the optotype get smaller bit by bit while gradually reducing the brightness of the optotype displayed in the optotype display section 10 as the optotype display section 10 approaches a subject's pupil P arranged in a reference position.例文帳に追加

視標制御部３０は、視標表示部１０が基準位置に配置する被験者の瞳孔Ｐに接近するにつれて、視標表示部１０に表示される視標の輝度が徐々に低くなりつつ、視標が少しずつ小さくなるように視標の大きさと輝度とを制御している。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

a switch 8 switches the 1-bit mute pattern signal a, generated by a mute pattern generator 4, to a 1-bit mute pattern signal b, generated by a mute pattern generator 5 and delayed by a delay line 7, at a specified timing depending on a control signal S_2 from the controller 11.例文帳に追加

制御装置１１からの制御信号Ｓ2に基づいた所定のタイミングで切り換え装置８は、ミュートパターン発生器４によって生成される１ビットミュートパターン信号ａを、ミュートパターン発生器５によって生成されてディレーライン７でディレーされた１ビットミュートパターン信号ｂへと切り換える。 - 特許庁

The most significant bit CTRL[2] of the control signal is used for the decoder 5 to select the gradation voltages VH and VL, and the lower bit CTRL[1:0] is used to select one of gradation voltages obtained by redividing the gradation voltages VH and VL to four levels.例文帳に追加

制御信号の最上位ビットＣＴＲＬ［２］はデコーダ５が階調電圧ＶＨ，ＶＬを選択するために用いられ、下位側ビットＣＴＲＬ［１：０］は、階調電圧ＶＨ，ＶＬを４レベルに再分割した階調電圧から一つを選択するために用いられる。 - 特許庁

A control circuit receiving the data to be converted first discharges the capacitor corresponding to a bit '0' of the data to be converted, then charges up the capacitor corresponding to a bit '1' of the data to be converted by a prescribed voltage VDD, and further connects all the capacitors C1 to C4 in parallel with each other.例文帳に追加

制御回路は被変換データが供給されると、まず被変換データのビット”０”に対応するコンデンサを放電し、次に、被変換データのビット”１”に対応するコンデンサを一定電圧ＶＤＤによって充電し、次に、全コンデンサＣ１〜Ｃ４を並列接続する。 - 特許庁

In response to designation of a predetermined bit included in the communication data, a control circuit 10 makes the SW 16 switch over to the predetermined voltage input path to change the potential of a part where the predetermined bit of the first signal is located inputted to the RF-LSI 12, to a predetermined value.例文帳に追加

制御回路１０は、通信データに含まれる所定ビットの指定を受けて、ＳＷ１６を所定電圧入力経路に切り替えることで、ＲＦ−ＬＳＩ１２に入力される第１信号の所定ビットが位置する部分の電位を所定の値に変更する。 - 特許庁

A register write control part 1 stores input data DT11 in a register A circuit 2 and a register B circuit 3 in the prescribed writing sequence of a four-bit unit, and data D15 are read from a read data selecting part 4 with a four-bit unit in a reading sequence different from the writing sequence.例文帳に追加

入力データＤＴ１１をレジスタ書込み制御部１によって４ビット単位の所定の書込み順序でレジスタＡ回路２とレジスタＢ回路３とに記憶し、書込み順序とは異なる読出し順序で４ビット単位に読出しデータ選択部４からデータＤＴ１５が読出される。 - 特許庁

The control part 20 makes each bit of the bit map data correspond to one of the groups, and controls the sub-pixels included in the one of the groups based on the information on the peripheral bits of the bits D(x, y) made to correspond to the one of the groups, and thereby displays the graphic on the display device 3.例文帳に追加

制御部２０は、ビットマップデータのそれぞれのビットをグループの１つに対応付け、グループの１つに対応付けられたビットＤ（ｘ，ｙ）の周辺のビットの情報に基づいてそのグループに含まれるサブピクセルを制御することにより、図形を表示デバイス３に表示する。 - 特許庁

When making the plurality of nodes N_1-N_n execute different processing at the same time, a host controller 231 divides the different control data destined to the nodes N_1-N_n into divided data per bit, creates interleave packets in which the data are divided by the same bit destined to the nodes N_1-N_n, and broadcasts the created data.例文帳に追加

ホストコントローラ２３１は、複数のノードＮ_1乃至Ｎ_nに異なる処理を同時刻に実行させる場合、ノードＮ_1乃至Ｎ_n宛の異なる制御データを、１ビット単位に分割した分割データとし、ノードＮ_1乃至Ｎ_n宛の同一ビット目の分割データを配置したインタリーブパケットを作成して、ブロードキャストする。 - 特許庁

This device is a semiconductor device to which multilevel information can be written electrically, bit lines are connected to input/output terminals of right and left of a sense latch circuit, a data latch circuit is connected to each bit line, and the device is provided with a decoder decoding write data externally supplied and generating write control information.例文帳に追加

電気的に多値情報が書込み可能にされる半導体装置であり、センスラッチ回路の左右の入出力端子にビット線を接続し、各ビット線にデータラッチ回路を接続し、外部から供給される書込みデータをデコードして書込み制御情報を生成するデコーダを設ける。 - 特許庁

The encoding control circuit 30 relates encoding difficulty obtained based on the information on picture characteristics form the image analysis circuit 60 and an encoding bit rate based on a predetermined relational expression or based on a predetermined table and sends a resultant encoding bit rate to an encoder circuit 40.例文帳に追加

符号化制御回路３０は、画像解析回路６０からの画像特性情報に応じて得られる符号化難易度と、符号化ビットレートとを、所定の関係式に基づいて、あるいは所定のテーブルに基づいて関係付け、得られた符号化ビットレートを符号化回路４０に送る。 - 特許庁

This automatic thread fastening device includes: a driver tool 4 for driving a driver bit 42 engaged with a screw head in rotation by an AC servo motor 41; and a thrust control mechanism 3 for changing the thrust given to the screw from the driver bit 42 in screwing the screw in a work.例文帳に追加

本発明は、ねじ頭部に係合可能なドライバビット４２をＡＣサーボモータ４１により回転駆動するよう構成されたドライバツール４と、ワークにねじをねじ込む時に前記ドライバビット４２からねじに与えられる推力を変更する推力制御機構３とを備える。 - 特許庁

A branch metric arithmetic means includes: a serial arithmetic processing section which sequentially performs mathematical operation of a multi-bit digital signal; and a control section which adjusts the number of operation cycles thereof according to the bit width of the digital signal sequence, and the branch metric arithmetic means inputs the digital signal sequence to calculate a branch metric value.例文帳に追加

ブランチメトリック演算手段は、多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数をディジタル信号系列のビット幅に応じて調整する制御部とを含み、ディジタル信号系列を入力してブランチメトリック値を計算する。 - 特許庁

The error bit control part 16 has a function for comparing an error amount detected by the error detecting part 15 with a preset regulation amount and requesting the ADSL interface part 14 to reduce the number of bits of each bit when the error amount becomes equal to or greater than the regulation amount.例文帳に追加

エラー・ビット制御部１６は、エラー検出部１５で検出されたエラー量と予め設定された規定量とを比較し、エラー量が規定量以上になるとＡＤＳＬインターフェース部１４に対して各トーンのビット数を減らすように要求する機能を有する。 - 特許庁

A control part 10 of a MIDI-adaptive device 100 controls the timing of MIDI data supply to a communication part 50 so that the bit rate of the transmission of MIDI data through a high-speed interface is as high as the bit rate of the transmission of the MIDI data through a MIDI interface.例文帳に追加

ＭＩＤＩ対応装置１００の制御部１０は、高速インタフェースを介してＭＩＤＩデータを送信する場合のビットレートが、ＭＩＤＩインタフェースを介してＭＩＤＩデータを送信する場合のビットレートと一致するように、通信部５０へのＭＩＤＩデータ供給タイミングを制御する。 - 特許庁

An error correction part 33 performs error correction for the write data outputted from the write data generation part 32 based on the control information, and a check bit generation part 34 generates a check bit for error correction from the write data outputted from the error correction part 33 and writes it in the memory 2.例文帳に追加

そして、エラー訂正部３３が、その制御情報に基づき、ライトデータ生成部３２から出力されるライトデータに対してエラー訂正を行ない、検査ビット生成部３４がエラー訂正部３３から出力される前記ライトデータからエラー訂正用検査ビットを生成してメモリ２に書き込む。 - 特許庁

A state metric arithmetic means includes a serial arithmetic processing section which sequentially performs mathematical operation of the multi-bit digital signal and a control section which adjusts the number of operation cycles thereof in accordance with the bit width of the digital signal sequence, and inputs the branch metric value to calculate a state metric value.例文帳に追加

ステートメトリック演算手段は、多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数をディジタル信号系列のビット幅に応じて調整する制御部とを含み、ブランチメトリック値を入力してステートメトリック値を計算する。 - 特許庁

The image processor is equipped with: a TS separation part 103 for separating video streams from inputted transport streams; a bit rate measuring part 104 for measuring the bit rate of the separated video streams; a frame sampling control part 105 for controlling the frame sampling of the separated video streams on the basis of the bit rate; and a video decoding part 107 for decoding the video streams for which the frame sampling is controlled.例文帳に追加

入力したトランスポートストリームからビデオストリームを分離するＴＳ分離部１０３と、分離されたビデオストリームのビットレートを計測するビットレート計測部１０４と、ビットレートに基づき、分離されたビデオストリームのフレーム抜き取りを制御するフレーム抜き取り制御部１０５と、フレーム抜き取り制御されたビデオストリームを復号するビデオ復号部１０７と、を備える画像処理装置。 - 特許庁

When a quotient and a remainder of 2w-bit modular multiplication are calculated from a quotient and a remainder of w-bit modular multiplication by recursively repeating computation of modular multiplication in a plurality of times by a computation unit (310), a control unit (320) controls to distribute the remainder and the quotient of w-bit modular multiplication determined by the preceding computation of modular multiplication into the next computation of modular multiplication.例文帳に追加

演算部（３１０）により剰余乗算の演算処理を再帰的に複数回繰り返してｗビットの剰余乗算の剰余と商から、２ｗビットの剰余乗算の商と剰余を計算するとき、先の剰余乗算の演算処理で求めたｗビットの剰余乗算の剰余と商を、次の剰余乗算の演算処理に振り分ける制御を制御部（３２０）が行う。 - 特許庁

An LED display 11 is configured by a data input part 11a for inputting bit map data corresponding to an attribute code of a color or size to be displayed on an LED display screen and a character code converted on the basis of font data, and a bit map display control part 11b for displaying the bit map from the data input part 11a on the LED display screen.例文帳に追加

ＬＥＤ表示画面に表示させる色やサイズなどの属性コード及びフォントデータに基づいて変換された文字コードに対応するビットマップデータが入力されるデータ入力部１１ａと、データ入力部１１ａからの前記ビットマップをＬＥＤ表示画面に表示させるビットマップ表示制御部１１ｂと、を備えてＬＥＤ表示器１１を構成する。 - 特許庁

The client buffer time is maintained to be close to a target level as far as possible by using a theory of optimal linear second control, and the encoding bit rate (consequently quality) is simultaneously maintained to be constant as far as possible.例文帳に追加

最適線形二次制御の理論を用いて、クライアントバッファ時間が、可能な限り目標レベルに近く保たれ、同時に符号化ビットレート（ひいては品質）を可能な限り一定に保つ。 - 特許庁

Dummy sense amplifiers (DSAs) are provided to the division dummy bit lines, and a sense control line (SDRL) for transmitting a sense enable signal for activating the sense amplifier is driven by the dummy sense amplifiers.例文帳に追加

これらの分割ダミービット線に対しダミーセンスアンプ（ＤＳＡ）を設け、これらのダミーセンスアンプにより、センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線（ＳＤＲＬ）を駆動する。 - 特許庁

Further, the control section controls a bit quantity and a frame number or the like corresponding to a degraded transmission available rate or the degraded processing capability of the receiver on the basis of the information from the inverse packetizer 70.例文帳に追加

また、制御部は、逆パケッタイザ７０からの情報に基づいて、伝送可能レートの低下や受信装置側の処理能力の低下に応じたビット量、フレーム数等に制御する。 - 特許庁

A write control section 104 monitors a write level of the cell 101a by e.g. measuring a bit line current in writing operation and compares it with a predetermined set level (predetermined current value).例文帳に追加

書き込み制御部１０４は、書き込み動作時に、例えばビット線電流を計測することで、セル１０１ａの書き込みレベルを監視し、所定の設定レベル（所定の電流値）と比較する。 - 特許庁

A memory array 1 has a memory cell having double gate structure, plural word lines to which a control gate of the memory cell is connected, and plural bit lines to which a drain of the memory cell is connected.例文帳に追加

メモリアレイ１は、２重ゲート構造を有するメモリセルと、メモリセルのコントロールゲートが接続された複数のワード線と、メモリセルのドレインが接続された複数のビット線とを持つ。 - 特許庁

An MPEG 2 decoder section 11 executes decode processing of a received bit stream to provide an output of a digital decoded image and extracts coded information, to provide the information to a control section 50.例文帳に追加

ＭＰＥＧ２デコーダ部１１は、入力ビットストリームのデコード処理を実行してディジタル復号画像を出力するとともに、符号化情報を抽出して制御部５０に与える。 - 特許庁

When an interrupt request is generated, the counter 1 of a corresponding bit of an interrupt control register 2 is increased, and when a host resets the register 2, the counter 1 is decremented.例文帳に追加

割込み要求が発生すると割込み制御レジスタ２の対応するビットのアップダウンカウンタ１をインクリメントし、ホストが割込み制御レジスタ２をリセットするとアップダウンカウンタ１をデクリメントする。 - 特許庁

A mono-pulse signal to be transmitted is selected by an enable control circuit 150 and a mono-pulse signal modulated based on the bit data "1", "0" is transmitted from an antenna A or the like as a UWB transmitting signal.例文帳に追加

送信されるモノパルス信号はイネーブルコントロール回路１５０で選択され、ビットデータ「１」「０」に基づいて変調されたモノパルス信号がUWB送信信号としてアンテナA等から送信される。 - 特許庁

A DRAM 31 is provided with plural cell blocks BLK0-BLK3, and block control circuits 33a-33d supplying pre-charge signals PR0-PR3 pre- charging bit lines of each cell blocks BLK0-BLK3.例文帳に追加

ＤＲＡＭ３１は、複数のセルブロックBLK0〜BLK3と、各セルブロックBLK0〜BLK3のビット線をプリチャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給するブロック制御回路３３ａ〜３３ｄを備えている。 - 特許庁

A plurality of source lines are connected respectively to the prescribed bit lines (input/output node) through a switch operated by a switch control circuit write operation or verifying operation.例文帳に追加

書き込み動作または検証動作において、複数のソース線は、スイッチ制御回路により動作するスイッチを介して所定のビット線（入出力ノード）にそれぞれ接続される。 - 特許庁

The control part 122 resizes the stored animation both horizontally and vertically to a size that can be attached to mail, cuts out the animation on a time axis while reproducing it, and re-encodes it at low bit rate.例文帳に追加

また、制御部１２２は、保存された動画の縦横サイズをメールに添付可能なサイズにリサイズするとともに、再生しつつ時間軸上で切り出し、さらに、低ビットレートで再エンコードする。 - 特許庁

The controller 11 makes the dedicated tester 12 execute a response performance test of transponders 20-1 to 20-3, and make the transponders 20-1 to 20-3 execute BIT control.例文帳に追加

制御器１１は、所定のタイミングで専用試験器１２にトランスポンダ２０−１〜２０−３の応答性能試験を実施させ、トランスポンダ２０−１〜２０−３にＢＩＴ制御を実施させる。 - 特許庁

An anti-fuse memory cell array 7 is provided with a switch which is connected between VPP and a bit line and turned on or off in accordance with writing data DIN and the writing control signal WE.例文帳に追加

さらにアンチヒューズメモリセルアレイ７にはＶＰＰとビット線間に接続され、書き込みデータＤＩＮと書き込み制御信号ＷＥとに基づき、オン・オフされるスイッチを設ける。 - 特許庁

To generate a bit stream following prescribed rate control without imposing a large load on encoding processing time, processing performance, and required storage area even when excess of an encoding amount occurs.例文帳に追加

符号量オーバーが発生したとしても、符号化の処理時間、処理性能、及び必要記憶領域に大きな負荷をかけることなく、所定のレート制御に従ったビットストリームを生成する。 - 特許庁

To effectively transmit an information signal bit, used for control between switches to an opposite switch by each individual service, in the case of demultiplexing transmission data from a switch in a plurality of service networks.例文帳に追加

複数のサービス網の交換機からの伝送データを多重分離する際に個別サービス毎の交換機間の制御に用いられる情報信号ビットを相手交換機に有効に伝達する。 - 特許庁

Upon receiving a reproduction start request from a read out section 40, 50, a control unit 70 calculates the degree of margin of bit rate by judging the reproduction source recorder with reference to the recorder management table 61.例文帳に追加

制御部７０は、読出部４０，５０から再生開始要求を受けると、記録装置管理テーブル６１を参照して、再生元の記録装置を判定してビットレートの余裕度を算出する。 - 特許庁

To provide an effective technology for constituting a rational switch structure on current-carrying control of a motor, in a hammering tool capable of switching a driving mode of a tool bit.例文帳に追加

工具ビットの駆動モードを切り替えることができる打撃工具において、モータの通電制御に関する合理的なスイッチ構造を構成するのに有効な技術を提供する。 - 特許庁

In information processing, the putout control means, whenever the value of a prize ball putout number counter becomes 10 irrelevant to an error bit state, outputs the prize ball number signal to the outside of the game machine.例文帳に追加

払出制御手段は、情報出力処理にてエラービットの状態によらずに賞球払出個数カウンタの値が１０になる毎に賞球個数信号を遊技機外部に出力する。 - 特許庁

Thus, even when a DPB control signal for controlling the DPB holding the random access point there between is included in a bit stream, decoding is performed without a failure.例文帳に追加

これにより、ビットストリームにランダムアクセスポイントを挟んでＤＰＢを制御するようなＤＰＢ制御信号が含まれていた場合にも、不具合なく復号化を行うことが可能となる。 - 特許庁