「Control clocks」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

At the time of preheating control, the CPU clocks the preheating time by a timer 13a, captures the detected current value and the detected voltage value from the A/D converter, and calculates a filament resistance value.例文帳に追加

ＣＰＵは、予熱制御時において、タイマ１３ａにより予熱時間を計時するとともにＡ／Ｄ変換器から電流検出値と電圧検出値を取り込んでフィラメント抵抗値を算出する。 - 特許庁

Thus, when plural clock synchronous devices exist, suitable bus clocks and bus control signals can be supplied to each of the clock synchronous devices and the execution speed of an entire system is accelerated.例文帳に追加

このことが、複数のクロック同期式デバイスが存在する場合に、各クロック同期式デバイスに適切なバスクロック、及びバス制御信号の供給を可能とし、システム全体の実行速度の向上を達成する。 - 特許庁

A reference trigger timing detecting section 102 receives a reference trigger signal, and then informs a video DMA control register 111 that which phase in the clocks having 90 degree-shifted phases detects first the reference.例文帳に追加

基準トリガータイミング検出部１０２は、基準トリガー信号を受けて、９０度ずつ位相のずれたクロックのうちのどの位相が最初に基準を検出したかを、ビデオＤＭＡ制御レジスタ１１１に通知する。 - 特許庁

A switch which switches supply/interruption of clocks is provided for each of the plurality of protocol processing circuits as the interface control semiconductor integrated circuit having the plurality of protocol processing circuits.例文帳に追加

複数のプロトコル処理回路を有するインタフェース制御半導体集積回路として、前記複数のプロトコル処理回路のそれぞれについて、クロックの供給／遮断の切り替えを行うスイッチを設ける。 - 特許庁

When the frequency error is larger than a designated error, a clock supply control circuit 117 stops clocks to the phase comparator 112, the adaptive equalizer 118 and the viterbi decoder 110 at least.例文帳に追加

クロック供給制御回路１１７は前記周波数誤差が指定誤差よりも大きい場合、少なくとも位相比較器１１２、適応等化器１１８及びビタビ復号器１１０へのクロックを停止する。 - 特許庁

To provide an exclusive access control circuit in a simple and compact configuration by enabling exclusive access between two kinds of hardware or firmware to be independently operated by the clocks of different frequencies and a memory.例文帳に追加

異なる周波数のクロックで独立して動作する２種類のハードウェアまたはファームウェアとメモリとの排他的なアクセスを可能とすることで、簡易でコンパクトな構成の排他アクセス制御回路を提供する。 - 特許庁

The current control circuit 31 counts the number of clocks of a reference clock RCK after an output signal Vout is made larger than analog voltage D1, when the number of clocks is equal to or more than the prescribed number, the auxiliary switch element 25 is conducted and the auxiliary constant current circuit 26 is operated, and reduction quantity of the output signal Vout per unit hour is made large.例文帳に追加

電流制御回路３１は、出力信号Ｖoutがアナログ電圧ＤＩよりも大きくなった後に基準クロックＲＣＫのクロック数をカウントし、クロック数が所定個数以上になったら、補助スイッチ素子２５を導通させて補助定電流回路２６を動作させ、単位時間あたりの出力信号Ｖoutの降下量を大きくしている。 - 特許庁

This inverter device, equipped with a microcomputer for control that includes a protection circuit for stopping operation of the inverter device at failure occurrence, comprises a counter for counting the number of drive clocks of the microcomputer at the moment the protection circuit operated, and a conversion circuit for converting the number of clocks counted by the counter into time units for output.例文帳に追加

異常発生時にインバータ装置の動作を停止させる保護回路を含む制御用のマイクロコンピュータを備えるインバータ装置であって、保護回路が動作した瞬間を起点に、前記マイクロコンピュータの駆動クロックを計数するカウンタと、前記カウンタで計数したクロック数を時間の単位に変換して出力する変換回路と、を備える。 - 特許庁

The delay locked loop device includes: the delay locked loop including a duty cycle compensator for receiving first and second clocks; and a reset control block for resetting the delay locked loop if a phase difference between the first and second clocks is over a predetermined amount after the delay locked loop achieves a delay locking state.例文帳に追加

第１クロックと第２クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第１クロック及び第２クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部とを備える遅延固定ループ装置を提供する。 - 特許庁

Once abnormality of a connection state between the transmission device and a host device is detected, a timer management part clocks a specified time and a control state management part autonomously releases the control state which is currently set, after the predetermined time elapsed.例文帳に追加

伝送装置と上位装置との間の接続状態の異常が検出されると、タイマ管理部で所定時間の計時が行われ、この所定時間が経過すると、制御状態管理部が、その時点で設定されている制御状態を自律的に解除する。 - 特許庁

When it is decided that the data transfer mode is a low-speed second transfer mode, the clock generation part 38 omits the reduction control of the frequency of the operation clock of the serial data processing part 32, and performs the reduction control of the frequency of at least a part of the operation clocks of the parallel data processing part 34.例文帳に追加

データ転送モードが低速な第２の転送モードであると判断されたとき、シリアルデータ処理部３２の動作クロックの周波数の低減制御を省略し、パラレルデータ処理部３４の少なくとも一部の動作クロックの周波数の低減制御を行う。 - 特許庁

A mode setting section 22 of a digital camera 10 gives a setting selected from a still picture photographing mode or a movie mode to a system control section 24 a clock selection section 26 is controlled in response to a setting by the system control section 24 to select clocks f1, f2 from a system clock generating section 20.例文帳に追加

ディジタルカメラ10は、モード設定部22で静止画撮影モードまたはムービーモードから選んだ設定をシステム制御部24に供給し、クロック選択部26がシステム制御部24による設定に応じた制御を受けてシステムクロック生成部20からのクロックf1, f2が選択される。 - 特許庁

A bias circuit 18 gives control levels Vcp, Vcn to the charge pump 15 so as to keep a level Vr extracted from an LPF 42 constant when the charge pump 15 is driven by clocks RP, RN with a prescribed period.例文帳に追加

チャージポンプ１５を一定周期のクロックＲＰ、ＲＮで駆動したときにＬＰＦ４２から取り出される電位Ｖrを一定に保つようにバイアス回路１８からチャージポンプ１５に対して制御電位Ｖcp、Ｖcnを与える。 - 特許庁

To provide a novel and enhanced timing difference detecting apparatus which is easily available even if several kinds of clocks in different frequencies are mixed, timing control device, transmitter, receiver and timing difference detecting method.例文帳に追加

数種類の異なる周波数のクロックが混在していても簡便に利用可能な、新規かつ改良されたタイミング差検出装置、タイミング制御装置、送信器、受信器およびタイミング差検出方法を提供すること。 - 特許庁

NOR gates 304 and 306 and a clock thinning-out ON/OFF control circuit 308 thin out clocks outputted from a PLL circuit 254 under specified conditions based on a pulse delivered from a clock counter 300.例文帳に追加

ＮＯＲゲート３０４、３０６及びクロック間引きＯＮ／ＯＦＦ制御回路３０８が、クロックカウンタ３００から出力されるパルスに基づき所定の条件でＰＬＬ回路２５４から出力されたクロックを間引く。 - 特許庁

An inter-master-slave switch 3 selects whether to output the high-impedance (Hi-Z) signal or to output the data signal output from the master flip-flop section 1 in response to the second control clocks N1 and N2.例文帳に追加

マスタ−スレーブ間スイッチ３は、第２制御クロックＮ１、Ｎ２に応じて、ハイインピーダンス信号（Ｈｉ−Ｚ）を出力するか、マスタフリップフロップ部１から出力されたデータ信号を出力するかの選択をする。 - 特許庁

It is possible for a clock creating circuit 3 to initialize the digital signal processing circuit, by halting one clock of clocks according to the clock mask control signal 12 without having to perform complicated circuit and delay adjustments.例文帳に追加

クロック生成回路3はクロックマスク制御信号12に従って1クロック分クロックを停止させることにより、複雑な回路や遅延調整をすることなく、デジタル信号処理回路の初期化を行うことができる。 - 特許庁

The liquid crystal display control device is provided with a register for setting a frequency dividing ratio of an original clock and the number of clocks of one scanning period and is so constituted that a set value can be input to the register from the outside.例文帳に追加

本発明の液晶表示制御装置は、原クロックの分周比、および１走査期間のクロック数を設定するためのレジスタを設け、そのレジスタに外部から設定値を入力できるようにした。 - 特許庁

Then, the control values Δω are counted by basic clocks in a counter part 9, and it outputs Δωt, and a phase updator 10 integrates this Δωt to calculate a phase command θ and outputs it to an inverter part.例文帳に追加

その後、制御値Δωはカウント部９によって基本クロックで数えてΔωｔを出力し、位相更新部１０がこのΔωｔを積算して位相指令値θを算出し、インバータ部に出力する。 - 特許庁

Further, the device is equipped with a clock control circuit 7 for performing control to stop supplying clocks while decoding is not performed and a selector 8 for fixing an input to the code tables not to be selected when selecting one code table out of the plurality of code tables in accordance with the encoded bit streams.例文帳に追加

さらに、復号を行わない期間はクロックの供給を停止するように制御するクロック制御回路７と、符号化されたビット列に応じて複数の符号テーブルから１つの符号テーブルが選択される場合に選択されない符号テーブルへの入力を固定するセレクタ８とを備える。 - 特許庁

Moreover, the circuit 300 can be changed over to a mode generating the lower power source voltage without performing the off control of the power source at the time of the power saving mode and, also, to a mode performing the off control of the power source by controlling the switch for changing over the output in the circuit 300 and the supplying of clocks for the power source.例文帳に追加

また、電源回路内の出力切り替え用のスイッチ及び電源用クロックの供給を制御することで、パワーセーブ時に、電源をオフ制御せずに低い電源電圧発生するモードにも、電源をオフ制御するモードにも切り替えることもできる。 - 特許庁

Thus, a control changeover device 10 receives the reference clock CK11, the frequency division output CK12, and an inverted frequency division output CK13 and selects one from among the received clocks as a clock signal CK10 according to a phase control signal PHC and gives the selected clock signal CK10 to a phase comparator 11.例文帳に追加

このため、制御切替器１０は、基準クロックＣＫ１１と分周出力ＣＫ１２と反転分周出力ＣＫ１３とを入力し、位相制御信号ＰＨＣに従って、入力したもののうちの一つ選択クロック信号ＣＫ１０として選択し、位相比較器１１に引き渡す。 - 特許庁

A control part 14 is configured so as to be equivalent to software for realizing power saving, and provided with a control function for controlling the frequency of the internal clock of the CPU 2 according to the rate of the number of execution instructions per unit time to the number of clocks per unit time of the CPU 2.例文帳に追加

制御部１４は、省電力を実現するためのソフトウェアに相当するものであり、ＣＰＵ２の単位時間当りのクロック数に対する、単位時間当りの実行命令数の割合に応じて、ＣＰＵ２の内部クロックの周波数を制御する制御機能を有する。 - 特許庁

When the port is unused, the clocks are supplied from the clock control parts 2 to internal circuits including the respective synchronizing parts of the receiving circuit parts by transiting the synchronization states from first to fifth states by the clock control parts 2 based on the synchronization states of the respective synchronizing parts and operating frequencies are controlled to the minimum.例文帳に追加

ポート未使用時には、各同期部の同期状態に基づいてクロック制御部２で第１の状態から第５の状態まで遷移させることにより、クロック制御部２から受信回路部の各同期部を含む内部回路へクロックを供給し、動作回路数を最小限に制御する。 - 特許庁

Each base station oscillates free-running clocks, and has phase measuring sections 17 measuring deviations among the reference timing received by radio and the transmission timings of control channels and phase adjusting sections 18 phase-adjusting the deviations so as to be minimized and other base stations are synchronized with the synchronous control base station.例文帳に追加

各基地局は自走クロックを発振しており、無線受信した基準タイミングと制御チャネルの送信タイミングとのずれ（偏差）を測定する位相測定部17と、偏差を最小にするように位相調整する位相調整部18を有し他の基地局は同期管理基地局に同期している。 - 特許庁

To prevent lowering of internal voltage than an assurance range by reducing voltage fluctuation in transition from a low-speed clock to a high- speed clock and thus, to evade occurrence of a malfunction in clock control to switch and control clocks to be used in a semiconductor integrated circuit such as a microcontroller.例文帳に追加

マイクロコントローラ等の半導体集積回路で使用されるクロックの切り替え制御をおこなうクロック制御において、低速クロックから高速クロックへ遷移するときの電圧変動を小さくして、内部電圧が保証範囲を下まわるのを防ぎ、それによって誤動作の発生を回避すること。 - 特許庁

A clock control section 122 is controlled by control signal in two bits from a decoder 121, and to a compression processing section 123, a common processing section 124 and an expansion processing section 125, clocks CLKA, CLKB, CLKC for operating those sections and image data in 8 bits are given, respectively.例文帳に追加

クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。 - 特許庁

Then, the timing controller generates respective control signals (HSP, STB, POL, VCK, VOE, and the like), according to the number of clocks counted from the rise of the first and second horizontal reference signal (HRST_start or HRST_end) and a signal generating timing value (α, A-D) which are predetermined for each control signal supplied to a driver.例文帳に追加

次に、タイミング制御部が、前記第１、第２の水平基準信号（ＨＲＳＴ＿ｓｔａｒｔ／ＨＲＳＴ＿ｅｎｄ）の立ち上がりからのクロック数と、ドライバに供給する制御信号毎に定められた信号生成タイミング値（α、Ａ〜Ｄ）に基づいて、前記各制御信号（ＨＳＰ、ＳＴＢ、ＰＯＬ、ＶＣＫ、ＶＯＥ等）を生成する。 - 特許庁

Then a communication control sections 16, 28 read a signal SRXD sent from an opposite microcomputer for a prescribed clock number and conduct processing according to a processing command in the read signal SRXD for a succeeding prescribed number of clocks and transmits the processing result STXD corresponding to the processing command to the opposite microcomputer for a further succeeding prescribed number of clocks.例文帳に追加

そして、通信制御部１６，２８は、相手側のマイコンから送信される信号（ＳＲＸＤ）を所定クロック数分読み取り、次の所定クロック数の間に、前記読み取った信号（ＳＲＸＤ）中の処理コマンドに従って処理を行い、更にその次の所定クロック数の間に、前記処理コマンドに対応した処理結果（ＳＴＸＤ）を相手側のマイコンに送信する。 - 特許庁

A clock generating circuit includes a skew control circuit 10 which receives a clock CK1 and outputs a clock CK2; a DLL circuit 40 which receives the clock CK2 and generates and output multi-phase clocks RCK1-RCKM that lock clock delay time; and a clock output circuit 70 which outputs a clock, corresponding to any one of the multi-phase clocks as an output clock CKQ.例文帳に追加

クロック生成回路は、クロックＣＫ１を受け、クロックＣＫ２を出力するスキュー調整回路１０と、クロックＣＫ２を受け、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭを生成して出力するＤＬＬ回路４０と、多相クロックのいずれかに対応するクロックを、出力クロックＣＫＱとして出力するクロック出力回路７０を含む。 - 特許庁

To confirm the details of branch conditions in the minimum number of steps even if the number of bits for condition inputs increases, so that the total number of clocks required to execute the maximum number of steps is not restricted during microprogram control.例文帳に追加

マイクロプログラム制御において、最大ステップ数の実行に要するクロック総数の制限を受けないように、コンディション入力のビット数が多くなっても最小ステップで分岐条件の内容を確認できるようにする。 - 特許庁

Frequency of an input clock to a pulse generation counter 310 is altered artificially by thinning-out the clocks outputted from a PLL circuit 254 through the NOR gates 304 and 306 and a clock thinning-out ON/OFF control circuit 308.例文帳に追加

ＮＯＲゲート３０４、３０６及びクロック間引きＯＮ／ＯＦＦ制御回路３０８が、ＰＬＬ回路２５４から出力されたクロックを間引くことで、パルス生成カウンタ３１０に入力するクロックの周波数を擬似的に変更する。 - 特許庁

To provide a processor for preventing a processor from being operated with an erroneous performance value by confirming that a speed control command is operated with the expected number of clocks and to provide a processor speed controlling method.例文帳に追加

本発明は、期待したクロック数で調速対象コマンドが動作していることを確認することで誤った性能値でプロセッサが動作することを防止するプロセッサおよびプロセッサ調速方法を提供することを課題とする。 - 特許庁

This exposure device is provided with a control section 30 for controlling a polygon driver 19 in such a manner that the frequencies of pixel clocks of the respective colors generated in reference clock generating circuits 27R, 27G and 27B are made smaller and the rotating speed of a polygon mirror 18 is made higher.例文帳に追加

基準クロック発生回路２７Ｒ・２７Ｇ・２７Ｂにて発生する各色のピクセルクロックの周波数を小さくしたり、ポリゴンミラー１８の回転速度が速くなるようにポリゴンドライバ１９を制御する制御部３０を設ける。 - 特許庁

A table updating portion 15 clocks a required time from the transmission of the control command to the occurrence of a state change in the controlled device by a clocking portion 13, and updates the required time table 18 by the required time.例文帳に追加

テーブル更新部１５は制御コマンドが送信されてから制御対象機器において状態の変化が生じるまでの所要時間を計時部１３により計り、その所要時間によって所要時間テーブル１８を更新する。 - 特許庁

On the basis of a clock Z synchronized with the clocks X and Y, the selector control part 112 switches the selectors 110a-110d and the exclusive access is enabled between the firmware 106 or the hardware 108 and the memory 114.例文帳に追加

そして、クロックＸ、Ｙと同期しているクロックＺに基づきセレクタ制御部１１２がセレクタ１１０ａ〜１１０ｄの切替えを行い、ファームウェア１０６またはハードウェア１０８とメモリ１１４との排他的なアクセスを可能とする。 - 特許庁

A clock selector 2 selects the prescribed clock out of the clocks PLLCLK1-PLLCLK5 different in phase based on the values stored in the clock control register 4, and supplies each selected clock to each module 3a, 3b and 3c.例文帳に追加

クロックセレクタ２は、クロック制御レジスタ４に格納された値により、位相の異なるクロックＰＬＬＣＬＫ１〜ＰＬＬＣＬＫ５の中から、所定のクロックを選択し、それぞれ選択されたクロックを各モジュール３ａ，３ｂ，３ｃに供給する。 - 特許庁

In this single-chip microcomputer, a number of clocks equivalent to a response period after an interrupt request signal to an INTC section 16, until an INTAK 19 is outputted from a CPU 10 is set in advance to a timing control section 15.例文帳に追加

タイミングコントロール部１５には、ＩＮＴＣ１６へ割込み要求信号７が出力されてからＣＰＵ１０よりＩＮＴＡＫ１９が出力されるまでのレスポンス期間に相当するクロック数が予め設定されている。 - 特許庁

In the roadside device, a main clock operation circuit 8 in the radio section 6 is synchronized with main clocks obtained by multiplication of reference clock signals transmitted from a control section 7 and performs an operation for exchanging a radio signal with an on-vehicle device mounted on a vehicle.例文帳に追加

無線部６においてメインクロック動作回路８が、制御部７から送信される基準クロック信号を低倍したメインクロックに同期して、車両に搭載された車載装置との間で無線信号を授受する動作を行う。 - 特許庁

Also, according to execution states of tasks 201 to 203, a power consumption management unit 4 of the operating system 10 refers to the peripheral device usage information J1 and the semaphore 3 to instruct clock supply control circuits 111 to 113 which control clock supply to the peripheral devices 101 to 103 to supply or cut off clocks.例文帳に追加

また、オペレーティングシステム１０の電力消費管理部４が、タスク２０１〜２０３の実行状況に応じて、ペリフェラルデバイス使用情報Ｊ１およびセマフォ３を参照して、ペリフェラルデバイス１０１〜１０３へのクロック供給を制御するクロック供給制御回路１１１〜１１３へ、クロックの供給または遮断を指示する。 - 特許庁

The data transmission reception system is provided, which can reproduce the data in a receiver clock control mode, when deviation in the clocks between a reproduction apparatus and an amplifier is within a prescribed range, even if the data contain the audio data and the video data, when the amplifier having been in operation in the receiver clock control mode is connected to the reproducing apparatus.例文帳に追加

受信装置クロック制御モードで動作したことのある増幅装置が接続された場合、音声データと映像データとを含むデータであっても、再生装置と増幅装置とのクロックのずれが、所定の範囲内であれば、受信装置クロック制御モードで再生することができるデータ送受信システムを提供する。 - 特許庁

A microcomputer 18 in the processor 12 reads delay amount designation control data D1 and D2 from a ROM 16 in the electronic scope 10, and generates delay drive clocks by the two delay amount generating circuits 24 and 26 based on the control data D1 and D2, and executes picture processing based on the delay signals.例文帳に追加

上記プロセッサ装置１２内のマイコン１８は、電子スコープ１０内のＲＯＭ１６から遅延量指定制御データＤ_1，Ｄ_2 を読み出し、この制御データＤ_1 ，Ｄ_2 に基づいて、上記の二つの遅延量発生回路２４，２６により遅延ドライブクロックを形成し、この遅延信号に基づいて画像処理を実行する。 - 特許庁

At a scan test time, a clock control part 10 supplies independently controlled clocks CK42 and CK43 to the scan chains 42 and 43, whereby the scan chains 42 and 43 operate independently of each other at any operation of shift-in, capture and shift-out.例文帳に追加

スキャンテスト時に、クロック制御部１０は両スキャンチェーン４２，４３にそれぞれ独立に制御されたクロックＣＫ４２，ＣＫ４３を供給し、シフトイン、キャプチャ、シフトアウトのいずれの動作においても、両スキャンチェーン４２，４３が互いに独立に動作する。 - 特許庁

The need to transfer clocks between the blocks is eliminated and the blocks can be connected together by an inexpensive, long cable 100, so that a control part 101 is miniaturized to enable the required image processing part 102 to be installed in a site away from a diagnostic region.例文帳に追加

ブロック間でのクロックの伝送が不要になり、また、ブロック間を安価な長いケーブル100で接続することが可能となり、操作部101を小型化し、必要な画像処理部102を診断領域から離れた場所に設置することが可能になる。 - 特許庁

Based on a weighting data signal A outputted from the control circuit 12, a phase interpolation circuit 16 performs a phase shift by a phase shift amount obtained by further dividing a phase difference between the frequency-divided clocks phj, phj+1, and performs output as an output clock fout1.例文帳に追加

位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。 - 特許庁