「Gate structure」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

To prevent a gate leakage current from being increased by the reason of a low Schottky barrier while obtaining good element isolation characteristics by a mesa structure for isolating an element.例文帳に追加

素子分離のためのメサ構造部により良好な素子分離特性を得つつ、ショットキー障壁が低いことに基因するゲートリーク電流の増大を防止する。 - 特許庁

To provide a semiconductor device in which a transistor of trench gate structure and Schottky barrier diode can be mounted mixedly, inexpensively, and to provide its fabrication process.例文帳に追加

トレンチゲート構造のトランジスタと、ショットキーバリアダイオードとを、低コストで混載させることのできる半導体装置及びその製造方法を提供すること。 - 特許庁

The method of forming a gate structure of an integrated circuit memory device includes forming a metal oxide dielectric film 150 on an integrated circuit substrate 100.例文帳に追加

集積回路メモリ装置のゲート構造を形成する方法は、集積回路基板１００上に金属酸化物絶縁膜１５０を形成することを含む。 - 特許庁

A third polysilicon layer is then deposited over the high-k dielectric layer and patterned, using photoresist to form a flash memory gate structure.例文帳に追加

その後、第３のポリシリコン層は、ｈｉｇｈ−ｋ誘電体層の上に堆積され、フォトレジストを用いてパターニングされ、フラッシュメモリゲート構造が形成される。 - 特許庁

To provide a semiconductor device having a high moisture resistance and deteriorating no protective performance in the semiconductor device with a gate electrode having a double-layer structure.例文帳に追加

２層構造のゲート電極を有する半導体装置において、耐湿性が高く保護性能の劣化しない半導体装置の提供を目的とする。 - 特許庁

An n^+-type substrate 1 having a Si plane as a primary surface is used, and a trench 6 for forming a trench gate structure is formed in a reverse taper shape.例文帳に追加

Ｓｉ面を主表面とするｎ^+型基板１を用いると共にトレンチゲート構造を構成するためのトレンチ６を逆テーパ形状となるようにする。 - 特許庁

When intake air pressure rise to a predetermined pressure or higher, the actuator 18 having a structure driving the waste gate valve 17 in the closing direction is used.例文帳に追加

具体的には、吸気圧力が所定圧力以上に上昇するときはウエストゲートバルブ１７を閉方向へ駆動させる構成のアクチュエータ１８を用いた。 - 特許庁

To provide type T gate structure nitride system field effect transistor assuring an excellent high frequency characteristic and a higher yield, and also to provide a manufacturing method thereof.例文帳に追加

優れた高周波特性と高い歩留まりとを有するＴ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法を提供すること。 - 特許庁

A programmable ROM block 20 provided in the integrated circuit device 10 has a memory cell MC in which a floating gate FG shared in each of gates of a writing/reading transistor 220 and an erasing transistor 230 is a single layer gate structure opposite to a control gate CG consisting of an impurity layer NCU via an insulation layer.例文帳に追加

集積回路装置１０に設けられたプログラマブルＲＯＭブロック２０は、書き込み／読み出しトランジスタ２２０及び消去トランジスタ２３０の各ゲートに共用されるフローティングゲートＦＧが、不純物層ＮＣＵより成るコントロールゲートＣＧと絶縁層を介して対向した単層ゲート構造であるメモリセルＭＣを有する。 - 特許庁

Since the p^+-type gate region 2 is in such structure so as to directly abut on an n^--type channel layer 3, the n^--type channel layer 3 is pinched off easily by a depletion layer spread from the p^+-type gate region 2, thus suppressing an increase in a gate application voltage required for turning on a JFET.例文帳に追加

また、ｐ^+型ゲート領域２がｎ^-型チャネル層３に直接接触させられる構造であるため、ｐ^+型ゲート領域２から広がる空乏層によって容易にｎ^-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 23 and an impurity diffusion layer 24 as a varicap, a short channel effect can be utilized by constituting a gate width (GW) formed in a channel region beneath the gate electrode 23 in a multistage.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極２３と不純物拡散層２４間の容量をバリキャップとして用いるものにおいて、前記ゲート電極２３下のチャネル領域に形成されたゲート幅（ＧＷ）を多段階に構成することで、狭チャネル効果を利用することを特徴とするものである。 - 特許庁

A P+- well 9 with improved substrate concentration is formed at the substrate surface side of the inside of a P well 6, a polysilicon gate electrode 12 is formed on the substrate surface via a gate oxide film 10, and a source 14 and a drain 17 in double diffusion structure are formed in the P+- well 9 while sandwiching the gate electrode 12.例文帳に追加

Ｐウエル６の内側の基板表面側には基板濃度を高めたＰ^+-ウエル９が形成され、基板表面にはゲート酸化膜１０を介してポリシリコンゲート電極１２が形成され、そのゲート電極１２を挾んでＰ^+-ウエル９内に二重拡散構造のソース１４とドレイン１７が形成されている。 - 特許庁

The pressure sensor 1 has a transistor structure comprising a channel 5 composed of an organic semiconductor, a gate insulating film 3 provided in contact with the channel 5, a gate electrode 4 provided in contact with the gate insulating film 3, and a source electrode 6 and a drain electrode 7 provided in contact with the channel 5, and the channel becomes a pressure application part 5A.例文帳に追加

圧力センサ１は、有機半導体からなるチャンネル５と、チャンネル５に接して設けられるゲート絶縁膜３と、ゲート絶縁膜３に接して設けられるゲート電極４と、チャンネル５に接して設けられるソース電極６及びドレイン電極７と、からなるトランジスタ構造を有し、チャンネルが圧力印加部５Ａとなる。 - 特許庁

As for the semiconductor device having a power MISFET of mesh gate structure, e.g., a gate electrode can be arranged superposed with a source electrode by arranging the gate electrode partially on a source electrode via an interlayer insulation film by the above means, thereby the chip size can be reduced.例文帳に追加

上述した手段によれば、例えばメッシュゲート構造のパワーＭＩＳＦＥＴを有する半導体装置について、ゲート電極を部分的にソース電極の上に層間絶縁膜を介して配置して、ソース電極と重ねてゲート電極を配置することができるので、チップサイズを縮小することができる。 - 特許庁

A gate electrode with a lowermost Pt layer is formed on a barrier layer (nondoped AlGaAs) 17, the (initial) film thickness of the lowermost Pt layer before solid-phase diffusion is set to 2 to 5 nm, the gate electrode is heat treated at 250 to 400°C to mutually diffuse Pt in the lowermost layer and GaAs in the barrier layer 17, thereby obtaining a buried gate structure.例文帳に追加

ここで、最下層のＰｔ層の固相拡散前の膜厚（初期膜厚）を２ｎｍ以上５ｎｍ以下とし、ゲート電極を２５０℃以上４００℃以下の温度で熱処理することにより、最下層のＰｔと障壁層１７のＧａＡｓとを相互に拡散させ、埋め込み型ゲート構造を得る。 - 特許庁

Each of these pixel areas D is structured so as to have a pixel electrode 46 covering a rectangular area, a TFT structure 42 arranged in a 1st area of the gate line 32, a capacitor 52 arranged in a 2nd area of the gate line 32, a metal shading layer 48 positioned above the cross point of the gate line 32 and the data line 40.例文帳に追加

この各画素領域Ｄを、長方形の領域を覆う画素電極４６と、ゲートライン３２の第１領域に設けられるＴＦＴ構造４２と、ゲートライン３２の第２領域に設けられるキャパシタ５２と、ゲートライン３２とデータライン４０の交差点上に位置する金属遮光層４８とを有する構造にする。 - 特許庁

There are at least provided a silicon substrate 1, a polymetal gate electrode comprising a laminating structure of a high melting-point metal film 5 and a polycrystal silicon film 3 which is provided on the silicon substrate 1 through a gate insulating film 2, and a damascene gate cap 11 provided on an upper surface 19 and a side surface 20 of the high melting-point metal film 5.例文帳に追加

シリコン基板１と、シリコン基板１の上にゲート絶縁膜２を介して配置された、高融点金属膜５と多結晶シリコン膜３の積層構造を有するポリメタルゲート電極と、高融点金属膜５の上面１９及び側面２０に配置されたダマシンゲートキャップ１１とを少なくとも有する。 - 特許庁

To provide a method of manufacturing a semiconductor device having a trench gate structure, which is capable of removing a trench forming mask material by etching while protecting a gate insulating film and making cells finer than that in a case where a trench gate electrode is set T-shaped in cross section.例文帳に追加

トレンチゲート構造を有する半導体装置の製造方法において、ゲート絶縁膜を保護しながらトレンチ形成用のマスク材をエッチング除去することができ、かつ、トレンチゲート電極の断面をＴ字形状とした場合よりも、セルを微細化することができる半導体装置の製造方法を提供することを目的とする。 - 特許庁

The compound semiconductor device is provided with: a compound semiconductor multilayer structure 2; a surface protective film 10 which is formed on the compound semiconductor multilayer structure 2; a source electrode 4 which is formed above the compound semiconductor multilayer structure 2; a drain electrode 5; and a gate electrode 6.例文帳に追加

化合物半導体積層構造２と、化合物半導体積層構造２上に形成された表面保護膜１０と、化合物半導体積層構造２上方に形成されたソース電極４、ドレイン電極５及びゲート電極６と、が設けられている。 - 特許庁

A semiconductor memory device comprises a semiconductor substrate 21 and a gate structure formed on the semiconductor substrate 21 and which comes into contact with a first impurity region 22a and a second impurity region 22b formed on the semiconductor substrate 21, and the gate structure utilizes a metal nitride as a trap site.例文帳に追加

半導体基板２１と、半導体基板２１上に形成され、当該半導体基板２１に形成された第１不純物領域２２ａ及び第２不純物領域２２ｂと接触するゲート構造体と、を備える半導体メモリ素子であって、ゲート構造体は、金属窒化物をトラップサイトとして利用している。 - 特許庁

In the power management semiconductor device or the analog semiconductor device including a CMOS, both gate electrodes of an NMOS and a PMOS in a CMOS are formed of a polycide structure which is a laminated structure of a P-type polysilicon and a high melting point metal silicide, and an insulation film is formed on the polycide structured-gate electrode.例文帳に追加

ＣＭＯＳを含むパワーマネージメント半導体装置やアナログ半導体装置において、ＣＭＯＳのゲート電極をＮＭＯＳ、ＰＭＯＳともにP型多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造とし、前記ポリサイド構造のゲート電極上に絶縁膜を形成する。 - 特許庁

Without a separately added photolithographic process to form a floating gate and control gate for a one-time programmable memory element, a one-time programmable memory element can be embodied, using a capacitor manufacturing process with a polysilicon-dielectric film-polysilicon structure or metal-dielectric film-metal structure, as it is, which is used in the existing process.例文帳に追加

ワンタイムプログラムメモリ素子のフローティングゲートとコントロールゲートとを形成するための別途のフォトリソグラフィ工程の追加なしに、既工程で使われているポリシリコン−誘電膜−ポリシリコン構造または金属−誘電膜−金属構造のキャパシタ製造工程をそのまま利用してワンタイムプログラムメモリ素子を具現する。 - 特許庁

This structure includes a set of conductive gate electrodes covered with a high-permittivity insulator, the layer of the organic/inorganic hybrid semiconductor, a set of electric conductive source electrode corresponding to each gate line and electric conductive drain electrode, and a passivation layer that is optionally selected and covers the device structure for protection.例文帳に追加

この構造は、基板上に、高誘電率絶縁体で覆われた導電性ゲート電極の組、有機無機混成半導体の層、ゲート線の各々に対応する電気伝導性ソース電極と電気伝導性ドレイン電極の組、およびこのデバイス構造の上を覆いこれを保護することができる随意選択のパッシベーション層を含む。 - 特許庁

The semiconductor device comprises a channel region, a semiconductor layer composed of a pair of impurity regions and a pair of low-concentration impurity layers, and a gate electrode layer of a monolayer structure or laminated layer structure having film thickness differences which is contacted with the semiconductor layer via a gate insulation film.例文帳に追加

本発明は、チャネル領域、一対の不純物領域及び一対の低濃度不純物領域からなる半導体層と、ゲート絶縁膜を介して、前記半導体層に接して形成された、膜厚差を有する単層構造又は積層構造のゲート電極層を含むことを特徴としている。 - 特許庁

To provide a gate structure of a flash memory cell which has a multi-capacitor structure capable of increasing programming and erasing rates by an increase in the coupling ratio, a method of forming the same, and a method of forming the dielectrics film for the same.例文帳に追加

カップリング比の増加によるプログラム及び消去速度を増加させることができる、マルチキャパシタ構造を有するフラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法を提供すること。 - 特許庁

Another fixing ring 10 has a bottom face, which is put on the top face of the outer peripheral edge section of the gate electrode 4 and an inner peripheral side face provided with a thread groove/screw thread structure 9, which can be meshed with the screw thread/ thread groove structure 7.例文帳に追加

固定リング１０は、ゲート電極４の外周端縁部の上面に合わさる底面と、ネジ山／溝構造７に螺着可能なネジ溝／山構造９が設けられた内周側面とを有している。 - 特許庁

A structure formed with a cathode electrode 2, an insulating layer 3, a gate electrode 4, and an opening part on a substrate 1 is disposed in a chamber and an electron emission film is formed on the structure by a plasma film formation.例文帳に追加

基板１上にカソード電極２、絶縁層３、ゲート電極４および開口部が形成された構造体をチャンバ内に配置して、プラズマ成膜により構造体上に電子放出膜を成膜する。 - 特許庁

To realize a device structure which does not cause partial shaving of a gate oxide film or partial shaving of a titanium silicide layer, in a semiconductor device which has titanium silicide electrode structure, and its manufacturing method.例文帳に追加

チタンシリサイド電極構造を有する半導体デバイスにおいて、ゲート酸化膜の局所削れや、チタンシリサイド層の局所的な削れが生じないデバイス構造及びその製造方法を提供することを目的とする。 - 特許庁

To provide a device structure changing the surface of a metallic gate electrode into a metallic insulating film at a low temperature and improving the reliability of devices such as a circuit and a system, and a method for manufacturing the device structure.例文帳に追加

本発明は、金属ゲート電極表面を低温で金属絶縁膜に変え、デバイスの、すなわち、回路・システムの信頼性を向上するデバイス構造、および、その製作方法を提供することを目的とする。 - 特許庁

To provide a structure of a semiconductor device that puts multiple kinds of gate insulating films with different dielectric constants on an identical substrate to appropriate use according to need, and a simple manufacturing method to achieve this structure.例文帳に追加

同一基板上において誘電率の異なる複数種類のゲート絶縁膜を必要性に応じて使い分けた半導体装置の構造、及び当該構造を実現する簡便な製造方法を提供する。 - 特許庁

The channel region 4a of a first MIS transistor having the retrograde channel structure is formed after forming the thick second gate insulating films 3c and 3d of a second MIS transistor having a normal surface channel structure.例文帳に追加

レトログレードチャネル構造を有する第１のＭＩＳトランジスタのチャネル領域４ａを、通常の表面チャネル構造を有する第２のＭＩＳトランジスタの厚い第２のゲート絶縁膜３ｃ、３ｄの形成後に形成する。 - 特許庁

A single-gate FinFET structure 100 includes an active fin structure having two enlarged head portions and two respective tapered neck portions that connect the enlarged head portions with an underlying ultra-thin body.例文帳に追加

シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。 - 特許庁

To provide a manufacturing method capable of forming a MOS structure having higher mobility than a method for forming the MOS structure on an SiC substrate with the use of TEA and H_2O as raw material and Al_2O_3 film as a gate insulating film.例文帳に追加

ＴＥＡとＨ_2Ｏを原料に用いてＡｌ_2Ｏ_3膜をゲート絶縁膜としてＳｉＣ基板上に形成する方法よりも、より移動度の高いＭＯＳ構造を形成可能な製造方法を提供する。 - 特許庁

To provide a display capable of restraining a light leakage current from being generated, while reducing the generation of a parasitic capacitance between a light shielding layer and a gate electrode, in the display including a thin film transistor having bottom gate structure.例文帳に追加

ボトムゲート構造を有する薄膜トランジスタを含む表示装置において、遮光層とゲート電極との間の寄生容量の発生を軽減しつつ、光リーク電流の発生の抑制を図ることが可能になる表示装置を提供すること。 - 特許庁

This highly reliable semiconductor device is constituted in such a way that metallic films are caused to be deposited on the side face and top face of gate wiring by electroplating in a GOLD structure in which the metallic films are superposed upon an LDD area through a gate insulating film.例文帳に追加

ゲート配線の側面および上面に電解めっき法により金属膜を析出させ、この金属膜をゲート絶縁膜を介してＬＤＤ領域と重ねたＧＯＬＤ構造にすることにより、信頼性の高い半導体装置を実現する。 - 特許庁

An opaque structure 32 which is electrically insulated from a gate is provided adjacent to the gate located on a substrate 30, whereby light rays radiating from the substrate can be blocked, and a photo current is hardly induced in the source/drain 35 of the thin film transistor, channels, and conductors.例文帳に追加

基板３０上のゲート傍らにゲートと電気的に隔離する不透明構造３２が設けられ、これにより基板より照射される光線が阻止され、薄膜トランジスタのソース３５、ドレイン３５、チャネルと導線の部分で光電流を誘発しない。 - 特許庁

To provide a manufacturing method of a nonvolatile semiconductor storage device, capable of improving film quality of a tunnel insulating film in a structure in which respective layers of a control gate electrode, an insulating film between gates, a floating gate electrode, and the tunnel insulating film are formed one by one from the bottom.例文帳に追加

下から順に、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極、トンネル絶縁膜の各層を形成した構造において、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供する。 - 特許庁

This circuit has a structure in which a serial circuit of a diode and a resistor is connected between a gate drive circuit and a collector of an IGBT, and a diode is provided between an emitter of a gate signal blocking transistor and a cathode of a constant voltage diode connected to a control terminal.例文帳に追加

ゲート駆動回路とＩＧＢＴのコレクタとの間にダイオードと抵抗の直列回路を接続し、さらにゲート信号遮断用トランジスタのエミッタと制御端子に接続した定電圧ダイオードのカソードとの間にダイオードを設ける。 - 特許庁

To provide a structure for preventing a surface layer-forming material from leaking to a back surface side of a base material when a gate is arranged on the PL surface of a mold and injection molding is conducted to the surface of the base material whose margin is arranged in the position opposite to the gate.例文帳に追加

金型ＰＬ面にゲートを配置して、縁部がゲートと対向する位置に配設された基材の表面を射出成形する際に該基材の裏面側に表面層形成用材料が洩れることを防止する構造を提供すること。 - 特許庁

To improve charge retention characteristics and to make a gate electrode low in resistance in a nonvolatile memory cell having a split gate structure wherein a MOS type transistor for nonvolatile storage using a charge accumulation film and a MOS transistor for selecting this are adjacent to each other.例文帳に追加

電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。 - 特許庁

With the p-MOS structure, the base body is an n-type silicon substrate 1, the high-potential electrode is a gate electrode 4, the low-potential electrode is a drain region (or a source region), and the insulation layer is a gate insulation layer 3.例文帳に追加

ｐ−ＭＯＳ構造をとるもので、基体がｎ型シリコン基板１であり、高電位電極がゲート電極４であり、低電位電極がドレイン領域（またはソース領域）２であり、絶縁層がゲート絶縁層３であることを特徴とする。 - 特許庁

The gate electrode 8b for diode is formed in a region where a p-type body layer 3a is formed, and has such a structure that a trench 6b in which the gate electrode 8b for diode is arranged does not reach an n^- type drift layer 2.例文帳に追加

そして、ダイオード用ゲート電極８ｂについては、ｐ型ボディ層３ａが形成されている領域に形成されるようにし、ダイオード用ゲート電極８ｂが配置されるトレンチ６ｂがｎ^-型ドリフト層２まで達しない構造とされるようにする。 - 特許庁

This device has a floating gate electrode 11, a drain region 4, which is used for potential control over the floating gate electrode 11 and has a diode structure, and a source region 3 which is formed sandwiching the channel region 5 with the drain region 4.例文帳に追加

浮遊ゲート電極１１と、その浮遊ゲート電極１１の電位制御に用いられ、ダイオード構造を有するドレイン領域４と、ドレイン領域４との間でチャネル領域５を挟むように形成されたソース領域３とを備えている。 - 特許庁

The electrode sections of the drain region and source region of n-type or p-type double gate MOS transistor structure are provided with each gate electrode by self-alignment (simultaneously positioned at one time of a lithography process).例文帳に追加

島状半導体結晶層内に形成されたＮ形またはＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域の電極部は各ゲート電極と自己整合（一回のリソグラフィー工程で同時に位置決めされること）で設ける。 - 特許庁

With this structure, the part of the gate electrode 51 exposed to the counter electrode 14 is covered by the source electrode 53, therefore, the parasitic capacitance Ccom is prevented from being formed across the gate electrode 51 and the counter electrode 14.例文帳に追加

この構成によって、対向電極１４に対してゲート電極５１の露出している部分がソース電極５３で覆われるようなるので、ゲート電極５１と対向電極１４との間に寄生容量Ｃｃｏｍが形成されることを防止できる。 - 特許庁