「Net list」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

An in-card verification means extracts the parts of the card net list information and component information which correspond to inter-card connections, and stores them as inter-card connection part information, while at the same time verifying the inside of the card.例文帳に追加

カード内検証手段は、カードネットリスト情報及び部品情報から、カード間接続対象箇所を抽出し、カード間接続箇所情報として記憶し、同時にカード内検証を行う。 - 特許庁

The resistance device dividing part 10 performs dividing process on the extracted resistance devices referring to the fixed division number control model after extracting resistance devices out of the fixed net list for simulation.例文帳に追加

抵抗デバイス分割部１０は、所定のシミュレーション用ネットリストから抵抗デバイスを抽出した後、抽出した抵抗デバイスに対して、所定の分割数制御モデルを参照して、分割処理を実行する。 - 特許庁

D. With respect to aggregate domestic market value and aggregate domestic market value of warrants at the end of the current period, list each of their proportions to the total value of net investment trust assets. 例文帳に追加

ニ．当期末現在における国内株式時価総額及び国内新株予約権証券時価総額については、投資信託財産純資産総額に対するそれぞれの比率が表示されていること。 - 金融庁

E. With respect to aggregate foreign market value and aggregate foreign market value of warrants at the end of the current period, list each of their proportions to the total value of net investment trust assets. 例文帳に追加

ホ．当期末現在における外国株式時価総額及び外国新株予約権証券時価総額については、投資信託財産純資産総額に対するそれぞれの比率が表示されていること。 - 金融庁

The circuit simulation method uses a circuit simulator for simulation based on a net list created in accordance with mask layout data for the circuit and on parameters obtained from actually measured data for device property.例文帳に追加

本発明の回路シミュレーション方法では、回路のマスクレイアウトデータを基にして作成されたネットリストと、デバイス特性の実測データから得られたパラメータとを基に、回路シミュレータを用いてシミュレーションを行なう。 - 特許庁

According to the net list 16 generated by the logic synthesis apparatus 10, the automatic arranging and wiring apparatus 18 performs automatic arrangement and wiring so that the special cell 20 having a terminal 21 is included in the top layer.例文帳に追加

そして、論理合成装置１０で生成されたネットリスト１６に基づき、自動配置配線装置１８が、最上位層に端子２１を有する特殊セル２０を含み自動配置配線を行う。 - 特許庁

The net list model is operation-simulated to measure the power consumption, and a power model comprising a combination of the function model parameters affecting the power and the power consumption corresponding thereto is created.例文帳に追加

さらに，ネットリストモデルを動作シミュレーションして消費電力を測定し，電力に影響を与える機能モデルパラメータの組み合わせとそれに対応する消費電力とからなる電力モデルを作成する。 - 特許庁

A delay time calculation means 21 inputs a circuit net list 11, and outputs wiring delay information and the delay information of a macro and a cell as an SDF 14 by using a cell library 12 and a macro-delay library 13.例文帳に追加

遅延時間算出手段２１は、回路ネットリスト１１を入力し、セルライブラリ１２、マクロ遅延ライブラリ１３を用いて、配線遅延情報、マクロとセルの遅延情報をＳＤＦ１４として出力する。 - 特許庁

This design method has a logical composition step (S803) for composing a logic based on a register transfer level design data, using differential signal libraries 811, 812 for generating a net list design data of a differential signal cell for inputting or outputting the differential signal, and for generating the net list design data 804 of the differential signal cell for inputting or outputting the differential signal.例文帳に追加

差動信号を入力又は出力する差動信号セルのネットリスト設計データを生成するための差動信号ライブラリ（８１１，８１２）を用いて、レジスタ転送レベル設計データを基に論理合成を行い、差動信号を入力又は出力する差動信号セルのネットリスト設計データ（８０４）を生成する論理合成ステップ（Ｓ８０３）を有することを特徴とする設計方法が提供される。 - 特許庁

A statistic processor 101 generates parameter sets by statistically analyzing the data of the generated parameters and a net list extraction device 102 generates net lists corresponding to the parameter sets by using the layout data of an electronic circuit in the wafer 20 and the parameter sets outputted from the statistic processor 101 only by the number of parameter sets and generates a circuit simulation input file where the parameter sets are described in the net lists.例文帳に追加

統計処理装置１０１は生成されたパラメータのデータを統計的に解析してパラメータセットを生成し、ネットリスト抽出装置１０２はウエハ２０内の電子回路のレイアウトデータと統計処理装置１０１から出力されたパラメータセットを用いてパラメータセットに対応するネットリストをパラメータセットの数だけ生成し、ネットリストにパラメータセットが記載された回路シミュレーション用入力ファイルを生成する。 - 特許庁

Based on a circuit simulation net list D13, an operating voltage analysis section 2 performs DC operating point analysis processing P13, so as to obtain a DC operating point analysis result D14 specifying the DC operating points of a MOS transistor, or the like.例文帳に追加

動作電圧解析部２は、回路シミュレーション用ネットリストＤ１３に基づきＤＣ動作点解析処理Ｐ１３を行い、ＭＯＳトランジスタ等のＤＣ動作点を規定したＤＣ動作点解析結果Ｄ１４を得る。 - 特許庁

A layout state evaluation means 1d evaluates the layout state of the cells based on a prescribed index concerning each block constituted by a block constitution means 1c and a prescribed index concerning the whole net list.例文帳に追加

配置状態評価手段１ｄは、ブロック構成手段１ｃによって構成された各ブロックに関する所定の指標と、ネットリスト全体に関する所定の指標とに基づいてセルの配置状態を評価する。 - 特許庁

A device 1 for automatically generating the electric circuit diagram includes: an electric circuit generation means 10 for generating the electric circuit diagram based on connection information (net list) inputted, as a main component; a plurality of means; and disks.例文帳に追加

電気回路図自動生成装置１は、入力される接続情報(ネットリスト)に基づいて電気回路図を生成する電気回路生成手段１０を中心に、複数の手段およびディスクから構成されている。 - 特許庁

Timing analysis of a net list is performed at the time of logical synthesis and when breach of holding time is detected in a path between FF circuits 11, 12, the FF circuit 12 at a rear stage is replaced with an FF circuit 30 for correction.例文帳に追加

論理合成時に、ネットリストのタイミング解析を行ない、ＦＦ回路１１，１２間のパスにおいてホールドタイム違反を検出した場合、後段のＦＦ回路１２を修正用ＦＦ回路３０に置き換える。 - 特許庁

A NOPOW type component selecting means 21 produces NOPOW type library use component information 31 for the components used in the net list 11 based on a NOPOW type component selection rule 13.例文帳に追加

ＮＯＰＯＷ型部品抽出手段２１は、ネットリスト１１に使用されている部品に対し、ＮＯＰＯＷ型部品抽出ルール１３に基づいてＮＯＰＯＷ型ライブラリ使用部品情報３１を作成する。 - 特許庁

Then, a list specifying a top level net to connect the cell block is generated (305) and according to any one among these top level nets exceeding a maximum signal transmission reference (such as RC interconnection limit, for example), the position is specified (325).例文帳に追加

そして、セルブロックを接続するトップレベルネットを特定するリストが生成され(305)、これらのトップレベルネットのうちで最大信号伝送基準(例えば、RC相互接続制約)を越えるものにしたがって位置が特定される(325)。 - 特許庁

This device 1 for automatically generating the electric circuit diagram comprises a plurality of means and disks disposed around an electric circuit generation means 10 for generating the electric circuit diagram based on connection information (net list) inputted.例文帳に追加

電気回路図自動生成装置１は、入力される接続情報（ネットリスト）に基づいて電気回路図を生成する電気回路生成手段１０を中心に、複数の手段およびディスクから構成されている。 - 特許庁

This device 1 for automatically generating the electric circuit diagram includes an electric circuit generation means 10 for generating the electric circuit diagram based on connection information (net list) to be input, as a main component; a plurality of means; and disks.例文帳に追加

電気回路図自動生成装置１は、入力される接続情報(ネットリスト)に基づいて電気回路図を生成する電気回路生成手段１０を中心に、複数の手段およびディスクから構成されている。 - 特許庁

This information writing device writes arrangement wiring data prepared by a net list with function restriction are written in an FPGA or a storage device(ROM) for storing arrangement wiring data to be written in the FPGA.例文帳に追加

情報書込装置は機能制限付きネットリストによって作成された配置配線データのＦＰＧＡ又はＦＰＧＡへ書き込む配置配線データを記憶するための記憶デバイス（ＲＯＭ）への書込処理を行なう。 - 特許庁

An automatic generation device 1 of an electric circuit diagram comprises a plurality of means and disks centering around an electric circuit generation means 10 for generating the electric circuit diagram based on input connection information (a net list).例文帳に追加

電気回路図自動生成装置１は、入力される接続情報(ネットリスト)に基づいて電気回路図を生成する電気回路生成手段１０を中心に、複数の手段およびディスクから構成されている。 - 特許庁

To easily verify logic timing taking into consideration the fluctuation of a plurality of types of power supply in logic timing verification using a logic net list of a multi power-supply semiconductor device to which the plurality of types of power are supplied.例文帳に追加

複数種類の電源が供給される多電源半導体装置の論理ネットリストを用いた論理タイミング検証の際に、複数種類の電源の変動を考慮した論理タイミング検証を容易に行う。 - 特許庁

To shorten the verification manhour of cell connection of logic circuits and to improve the quality of design by automatically and quickly detecting the misconnection of terminals of cells which is generated by the manual design of a net list of logic circuits.例文帳に追加

論理回路のネットリストの人手による設計時において生じ得るセルの端子の誤接続を自動的かつ高速に検出し、論理回路のセル接続の検証工数を削減し、設計品質を向上する。 - 特許庁

Timing analysis of a net list is conducted, and when a hold time violation is detected in a path between FF circuits 8 and 11, the FF circuit 8 or the FF circuit 11 is replaced by a modifying FF circuit unit 12.例文帳に追加

そして、ネットリストのタイミング解析を行ない、ＦＦ回路８，１１間のパスにおいてホールドタイム違反を検出した場合、ＦＦ回路８又はＦＦ回路１１を修正用ＦＦ回路ユニット１２に置き換える。 - 特許庁

Then, the design device executes logical simulation by inputting a signal to turn off a power source to the power supply terminal after mapping processing based on a net list 21 of the semiconductor device by referring to the library 23 in a step 36.例文帳に追加

そして、設計装置は、ステップ３６において、ライブラリ２３を参照し、半導体装置のネットリスト２１に基づいて、マッピング処理後の電源端子に電源をオフする信号を入力して論理シミュレーションを実行する。 - 特許庁

To solve a problem that much time is required up to the start of timing verification in a circle delay after the end of arrangement/wiring because the execution of LVS and the collation of a net list with a layout pattern are required for delay calculation.例文帳に追加

遅延計算を行なうためにはLVSを実行してネットリストとレイアウトパターンの照合が必要なため、配置配線が終ってから実は緯線遅延でのタイミング検証を始めるまでに非常に時間が掛かっている。 - 特許庁

Then, the soft macro (14) does not change the layout of the relative position determined cells (43) and (44) and the wiring (45), when determining the arrangement position and wiring in an IC chip on the basis of a net list (11).例文帳に追加

そして、ネットリスト（１１）に基づいて、ＩＣチップにおける配置位置と配線とを決定するときに、相対配置位置決定済セル（４３）（４４）と配線（４５）のレイアウトを変更しないソフトマクロ（１４）を構成する。 - 特許庁

In the layout design, a clipped cell and a clip cell connected therewith are extracted by using a net list (step S1), and association information of the clipped cell and the clip cell thus extracted is created (step S2).例文帳に追加

レイアウト設計において、ネットリストを用い、被クリップセルと、その被クリップセルに接続されるクリップセルとを抽出し（ステップＳ１）、抽出された被クリップセルとクリップセルとを関連付けた関連付け情報を生成する（ステップＳ２）。 - 特許庁

A computer system receives such a CLLIB and circuit diagram data (net list) NLDAT, and carries out placement and routing, actual load extraction, and timing verification by using a cell layout (e.g. CL_BF[k]) which becomes an initial value.例文帳に追加

コンピュータシステムは、このようなＣＬＬＩＢと回路図データ（ネットリスト）ＮＬＤＡＴを入力として、初期値となるセルレイアウト（例えばＣＬ＿ＢＦ［ｋ］）を用いて配置配線、実負荷抽出、タイミング検証を行う。 - 特許庁

When path verification information, or KEIRO information is added to a node n1 whose wiring path is to be verified on a circuit diagram (S2), dummy elements RK1 and RK2 are inserted into the node n1 to generate a net list (S3-S6).例文帳に追加

回路図において配線経路を検証する対象とするノードｎ１に経路検証情報；ＫＥＩＲＯ情報を付加すると（Ｓ２）、そのノードｎ１に、ダミー素子ＲＫ１，ＲＫ２を挿入してネットリストを作成する（Ｓ３〜Ｓ６）。 - 特許庁

As a process (S4) for a simulation means, the simulation is performed by use of the net list generated in the process (S3), and a result of the circuit simulation of the relative variation considering the parallel number can be obtained even if using the function of the multiplier.例文帳に追加

シミュレーション手段の処理（Ｓ４）として、処理（Ｓ３）で生成されたネットリストを使用してシミュレーションを行い、マルチプライヤーの機能を使用しても、並列数が考慮された相対バラツキの回路シミュレーションの結果を得られる。 - 特許庁

With an input of a net list 101, a path-specific delay factor setting step 104 sets a maximum value and minimum value of a delay factor depending on characteristics of each path, in clock paths of a data sending FF and data receiving FF.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。 - 特許庁

In an initialization processing of a step 1, circuit diagram data (net list), standard information of the respective elements and input data as time waveform of the voltage or the current to be used for operational simulation are inputted and the circuit diagram data is developed on a memory.例文帳に追加

ステップＳ１の初期化処理では、回路図データ（ネットリスト）と、各素子の規格情報と、動作シミュレーションに用いる電圧又は電流の時間的波形である入力データとを入力し、前記回路図データはメモリに展開する。 - 特許庁

When LVS (Layout VS Schematic) is implemented using the net list, it is made possible to verify whether or not the layout of the elements connected in series or parallel is designed as specified by the circuit diagram.例文帳に追加

これらのネットリストを用いてＬＶＳ（Ｌａｙｏｕｔ ＶＳ Ｓｃｈｅｍａｔｉｃ）を実行すると、直列または並列接続された素子構成が回路図通りレイアウト設計されているか否かを検証することが可能となる。 - 特許庁

Model preparation 2 uses a CAD tool to prepare a delay model 3 and an area model 4 having area information on a function block estimated from logic information having no dependency on technology directly without preparing a net list.例文帳に追加

モデル生成２はＣＡＤツールを使用し、ネットリストを作成することを行わず、直接、遅延モデル３及びテクノロジに依存しない論理情報から推測した機能ブロックの面積情報を有する面積モデル４を作成する。 - 特許庁

Finally, by referring to a buffer character library recording unit and a functional character library recording unit, the functional characters and the buffer characters are arranged and the functional characters and the buffer characters are wired in correspondence to the net list by the functional characters and the buffer characters.例文帳に追加

最後に、バッファキャラクタライブラリ記録部と機能キャラクタライブラリ記録部を参照し、機能キャラクタとバッファキャラクタによるネットリストに対応して、機能キャラクタとバッファキャラクタの配置と、機能キャラクタとバッファキャラクタ間の配線を行なう。 - 特許庁

G/V pin assignment verification means 23 produces difference information 40 including the difference between the net list 11 and the definition from the component library 12, the NOPOW type library use component information 31, and the corresponding POW type library name information 32.例文帳に追加

Ｇ／Ｖピンアサイン検証手段２３は、部品ライブラリ１２、ＮＯＰＯＷ型ライブラリ使用部品情報３１、および、対応ＰＯＷ型ライブラリ名情報３２から、ネットリスト１１と定義との相違を含む相違情報４０を作成する。 - 特許庁

Parameter level connection information is input in a framework of input screens, and logic specifications for generating a net list are generated as a rule file 5 according to the connection information and preset macro information.例文帳に追加

パラメタレベルの結線情報を入力画面に従ったフレームワークで入力し、該結線情報とあらかじめ設定されているマクロ情報とに基づいてネットリストを生成するための論理仕様をルールファイル５として生成する。 - 特許庁

To provide a net list generating apparatus for simulation that automatically divides a resistance device into a plurality of resistance and can automatically insert parasitic capacity or parasitic diodes, simulator and simulating method.例文帳に追加

シミュレーション用ネットリストに対して抵抗デバイスを自動的に複数に分割しかつ寄生容量や寄生ダイオードを自動的に挿入することができるシミュレーション用ネットリスト生成装置、シミュレーション装置及びシミュレーション方法を提供する。 - 特許庁

A net list of a target electronic circuit, operation rate A given to input terminals of each macro cell and probabilities P of a high level of the input terminals, and a truth table of the macro cell are read in from first to third databases 1 to 3.例文帳に追加

第１、第２、第３のデータベース１〜３から、対象となる電子回路のネットリストと、各マクロセルの入力端子に与えられる動作率Ａと入力端子がハイレベルである確率Ｐと、該マクロセルの真理値表を読み込む。 - 特許庁

The statistical timing analysis device 30 is provided with a circuit net list part 1, a timing asserting part 2, a delay mode part 3, a variable factor statistical information part 4, an SSTA execution part 5, a variation reference specification generating part 6, and a comparison and determination part 7.例文帳に追加

統計的タイミング解析装置３０には回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、変動要因統計情報部４、ＳＳＴＡ実行部５、バラツキ基準仕様作成部６、及び比較判定部７が設けられる。 - 特許庁

Then, based on the prepared cell library and the net list, arrangement design and wiring design of the cell are made, and based on the circuit information given this arrangement/wiring processing, a transmission delay time in each path in the circuit is analyzed.例文帳に追加

次いで、作成されたセル・ライブラリとネットリストに基づいて、セルの配置設計および配線設計が行なわれ、この配置配線処理がなされた回路情報に基づいて、回路中の各パスにおける伝播遅延時間が解析される。 - 特許庁

A CPU 1 performs floor planning by use of a simple net list 43 describing circuit information for only cells having cell sizes larger than a predetermined size of cells constituting a circuit of a design object on a gate level, and a cell list 44 including specification data for only the cells having cell sizes larger than the predetermined size to generate temporary floor planning data 47.例文帳に追加

ＣＰＵ１は、設計対象の回路を構成するセルのうち、所定のサイズより大きいセルサイズを有するセルのみの回路情報をゲートレベルで記述した簡易ネットリスト４３と、所定のサイズより大きいセルサイズを有するセルのみの仕様データを含むセルリスト４４とを用いてフロアプランを行い、仮フロアプランデータ４７を生成する。 - 特許庁

After executing automatic arrangement wiring (ST103-ST106) by a net list 102 in which plural test point components 101 are incorporated beforehand, one selected test point component is connected to one candidate node (ST108-ST112).例文帳に追加

複数のテストポイント構成要素１０１があらかじめ組み込まれたネットリスト１０２に従って自動配置配線（ＳＴ１０３−ＳＴ１０６）を行った後に、選択した一のテストポイント構成要素を一の候補ノードに接続する（ＳＴ１０８−ＳＴ１１２）。 - 特許庁

On the basis of active node information, which is extracted in the Pre-layout simulation of S1, a parasitic element is extracted from the layout pattern data and a net list with parasitic element which contains all the device in the layout pattern data and extracted parasitic element information, is generated (S3).例文帳に追加

Ｓ１のPre-layoutシミュレーション時に抽出されたアクティブノード情報に基づいて、レイアウトパターンデータより寄生素子が抽出され、レイアウトパターンデータのすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリストが生成される（Ｓ３）。 - 特許庁

To shorten a time required for logic re-synthesis and to prevent occurrence of an error during logic re-synthesis operation when a change and a correction in a function/logic design phase are carried out on an LSI with an enormous hierarchy structure in a net list due to increase in scale and speed.例文帳に追加

大規模化高速化が進みネットリストでの階層構造が膨大となるＬＳＩの、機能・論理設計フェーズでの変更修正において、再論理合成の時間を短くし、かつ、再論理合成作業での誤りの発生を防ぐ。 - 特許庁