「Net list」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The semiconductor integrated circuit is provided with an inverter circuit 330 that analyzes timing on a net list, extracts a delay failure undetectable path, and inverts an input signal input into a normal signal input terminal D of the scan FF 320 at a starting point of the path.例文帳に追加

ネットリストに対してタイミング解析を実施して遅延故障検出不能経路を抽出し、その経路の始点となるスキャンＦＦ３２０の通常信号入力端Ｄへの入力信号を反転させる反転回路３３０を設ける。 - 特許庁

To verify whether or not a part which should not be replaced is changed and to avoid being determined that a latch circuit, etc., not relating to logic is inconsistency in a re-order process when verifying a logical equivalence property of a net list after re-ordering in logical designing of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の論理設計においてリオーダー後のネットリストの論理等価性検証を行うとき、リオーダーによって行われたスキャンフリップフロップ回路の置き換えが論理等価性不一致と判定され、誤ったエラー表示がなされる。 - 特許庁

First drawing data are read from a first drawing data file 63a created by the first CAD system 100, and elements whose electric connection relationship is specified by wiring net data(net) configuring one portion of attribute data are grouped by every layer and every element classification so that a list representing the attribute data of elements configuring the first drawing data can be generated.例文帳に追加

第１ＣＡＤシステム１００で作成した第１図面データファイル６３ａから第１図面データを読み出し、属性データの一部を構成する配線ネットデータ（ｎｅｔ）によって電気的な接続関係が特定されるエレメントを、レイヤ別かつエレメントの種別ごとにグループ分けすることにより、第１図面データを構成するエレメントの属性データを表すリストを生成する。 - 特許庁

An input processing part 15 inputs information of a control card 13, a pattern file 12, and an input net list 11, and stores it into an internal database 14, a transistor circuit division step 16 divides the circuit into a CCC (Chanel-Connected-Components) unit, and a circuit recognition step 17 recognizes the circuit.例文帳に追加

入力処理部１５は、入力ネットリスト１１と、パタンファイル１２と、コントロールカード１３の情報を入力し、内部データベース１４に格納し、トランジスタ回路分割１６が回路をＣＣＣ単位に分割し、回路認識１７が回路認識を行う。 - 特許庁

A synchronizing signal information extraction means 3 of this expectation pattern processing device 18 acquires synchronizing signal information 5 for showing an operation frequency of a signal outputted from an external output terminal of an LSI based on a net list 1, element information 2 and external input signal information 4.例文帳に追加

期待値パターン処理装置１８の同期信号情報抽出手段３は、ネットリスト１、素子情報２、外部入力信号情報４に基づき、ＬＳＩの外部出力端子が出力する信号の動作周波数を示す同期信号情報５を得る。 - 特許庁

In a clock tree generation apparatus 200, an acquisition part 201 acquires a net list of a clock tree 300, synchronous group information, and placement information about circuit elements such as FFs to determine whether or not a synchronous group A or B includes a pin interposed in a clock path.例文帳に追加

クロックツリー生成装置２００は、取得部２０１により、クロックツリー３００のネットリスト、同期グループ情報、およびＦＦなどの回路素子の配置情報を取得し、同期グループＡまたはＢ内に、クロックパス途中に存在するピンがあるか否かを判定する。 - 特許庁

To provide a circuit designing method capable of appropriately optimizing an entire circuit at a high speed through logic synthesis by efficiently changing or correcting even a complicated circuit in a large scale in a short time while unnecessitating the change of logic circuit description or net list.例文帳に追加

論理回路記述やネットリストの変更が不要で、大規模で複雑な回路においても回路変更や修正を短時間で効率よく行い、回路全体の高速最適化を論理合成により適切に行うことができる回路設計方法を提供する。 - 特許庁

By performing a recycle process 115 considering the delay of wiring by using the cell 111, the cell 112 and arrangement information 114, the final gate level net list 116 which realizes a changed logic by only wiring correction can be prepared.例文帳に追加

再利用セル１１１と新規セル１１２と配置情報１１４を用いて配線遅延を考慮した再利用工程１１５を行うことで、配線修正のみで変更後の論理を実現できる最終ゲートレベルネットリスト１１６を作成することが可能となる。 - 特許庁

This timing analysis device performs a static timing analysis (STA) (a step 23) to extract a net under strict timing conditions (a step 24) from the analysis result in the step 23 and generates a timing list 37.例文帳に追加

タイミング解析装置は、静的タイミング解析処理（ＳＴＡ）（ステップ２３）において、静的タイミング解析処理を実行し、タイミングリスト生成処理（ステップ２４）において、ステップ２３における解析結果から、タイミングが厳しいネットを抽出してタイミングリスト３７を生成する。 - 特許庁

In parallel to this, in a bus select step ST004 the delay time is calculated per bus, based on the net list, and compared with a specified delay value and only those buses having delay values over a specified value are outputted to an extract bus file as extraction target buses.例文帳に追加

これらと並行して、バス選別工程ＳＴ００４において、ネットリストに基づいて各パスごとに遅延時間を算出して所定の遅延量と比較し、所定値以上の遅延量を持つパスのみを抽出対象パスとして抽出パスファイルに出力する。 - 特許庁

To provide a system and method for automatically generating an I/O partial circuit for automatically performing the connection of I/O scan paths, and for efficiently preparing the net list of an I/O partial circuit, and a storage medium for storing a program for automatically generating I/O partial circuit.例文帳に追加

Ｉ／Ｏスキャンパスの接続を自動的に行い、Ｉ／Ｏ部分回路のネットリストを効率良く作成できるＩ／Ｏ部分回路自動生成システム及びその方法ならびにＩ／Ｏ部分回路自動生成プログラムを格納した記憶媒体を提供する。 - 特許庁

This device comprises a library reading section 101, a design rule reading section 102, a net list reading section 103, a boundary recognition section 104 recognizing a boundary wire of a block in a lower layer, and a lower layer recognition section 105 recognizing in an upper layer the boundary wire of the simplified lower layer block.例文帳に追加

ライブラリ読み込み部１０１と、デザインルール読み込み部１０２と、ネットリスト読み込み部１０３と、下階層のブロックの境界配線を認識する境界認識部１０４と、簡易化した下階層ブロックの境界配線を上位層において認識する下位層認識部１０５と、を有する。 - 特許庁

In a step 109 of calculating the toggle rate, the toggle rate can be calculated by using a code coverage calculating tool with respect to connection data in an RTL design phase which can be obtained in an RTL designing step of the semiconductor integrated circuit in place of a conventional toggle rate calculation with respect to a net list.例文帳に追加

トグル率算出工程１０９で、従来のネットリストに対するトグル率算出に代えて、半導体集積回路のＲＴＬ設計工程で得られるＲＴＬ設計段階の接続データに対してコードカバレッジ算出ツールを用いてトグル率を算出することを可能にする。 - 特許庁

A timing analysis step 106 uses the net list 101, a constraint file 102, a delay information file 103 and a path-specific delay factor file 105 set in the path-specific delay factor setting step 104 to execute a setup check and a hold check and thereby a timing analysis depending on path characteristics.例文帳に追加

次に、タイミング解析工程１０６では、ネットリスト１０１、制約ファイル１０２、遅延情報ファイル１０３と、パス別遅延係数設定工程１０４で設定されたパス別遅延係数ファイル１０５を用いてセットアップチェック、ホールドチェックを行うことより、パスの特徴に応じたタイミング解析を行う。 - 特許庁

The SSTA executing part 5 inputs the information from the circuit net list part 1, the timing asserting part 2, the delay model part 3, and the variable factor statistical information part 4, executes statistical timing analyses, and calculates the defect probability of the semiconductor integrated circuit chip, from a variation reference specification table, generated in advance.例文帳に追加

ＳＳＴＡ実行部５は回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、及び変動要因統計情報部４から情報を入力し、統計的タイミング解析を実行し、予め作成されたバラツキ基準仕様表から半導体集積回路チップの不良確率を算出する。 - 特許庁

The location of a transistor 13 described in a layout pattern file 43 is verified by referring to both the location of the transistor 13 as indicated by a ROM bitmap file 46 created by a ROM bitmap file creating part 45 and information on the connection of the transistor 13 described in a net list file 47.例文帳に追加

ＲＯＭビットマップファイル作成部４５により作成されたＲＯＭビットマップファイル４６が示すトランジスタ１３の配置位置とネットリストファイル４７に記述されているトランジスタ１３の接続情報を参照して、レイアウトパターンファイル４３に記述されているトランジスタ１３の配置位置を検証する。 - 特許庁

In an accounting processor 1, when a CPU 2 retrieves a net banking file (hereinafter an "NB file") provided by an Internet banking service as an external file including at least one of the required items necessary for accounting processing, it displays a list of the NB file data on a display device 4.例文帳に追加

会計処理装置１では中央処理装置２が、経理処理に必要な必須項目の内の少なくとも１つを含む外部ファイルとして、ネットバンキングサービスで提供されるネットバンキングファイル（以下ＮＢファイル）を取り込むと、ＮＢファイルのデータを表示装置４に一覧表示させる。 - 特許庁

At first, a net list 101 is inputted, and the maximum and minimum values of delay coefficients corresponding to the characteristics of respective clock paths at a data transmission side FF and a data reception side FF are set by a path-categorized delay coefficient setting process 104, and a timing analysis process 106 is executed.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、タイミング解析工程１０６を行う。 - 特許庁

In a circuit simulation part 15, a current source is added and then circuit simulation is made to the power supply system net list 26, a power supply system current voltage waveform data 27 is subjected to Fourier transform by a Fourier transform part 16 to obtain spectrum data 28, and the result is displayed at a simulation result display part 17.例文帳に追加

回路シミュレーション部１５において電流源付加後電源系ネットリスト２６に対して回路シミュレーションを行い、フーリエ変換部１６において電源系電流電圧波形データ２７をフーリエ変換してスペクトルデータ２８を求め、この結果をシミュレーション結果表示部１７で表示する。 - 特許庁

During initial layout processing using a net list 1, timing constraint 2, a floor plan 3, a layout library 4, and a timing library 5 or the like, a library for the timing/area estimation for estimating the timing and the area after the timing optimization is previously created, and it is estimated whether the timing constraint 2 can be satisfied.例文帳に追加

ネットリスト１、タイミング制約２、フロアプラン３、レイアウトライブラリ４、およびタイミングライブラリ５などを用いた初期配置処理中に、タイミング最適化後のタイミング、面積を見積もるためのタイミング・面積見積もり用ライブラリを予め作成しておき、タイミング制約２を満たすことができるかを見積もる。 - 特許庁

A deterioration with time calculation unit 11 calculates circuit operation characteristics (first characteristics) after deterioration by changing a circuit constant of one of a plurality of transistors by using a net list (circuit description file 101) of a circuit constituted of a plurality of transistors and design information 102.例文帳に追加

経時劣化計算部１１は、複数のトランジスタで構成される回路のネットリスト（回路記述ファイル１０１）、設計情報１０２を用いて、複数のトランジスタのうちの１つのトランジスタの回路定数を変化させて劣化後の回路動作特性（第１の特性）を算出する。 - 特許庁

In a circuit simulation step S100, the net list of transistor levels of cells is inputted and an output signal waveform is provided by performing the circuit simulation of the cells while changing the inclination of an input signal waveform and the size of load capacity related to the output terminal of the cell for each cell.例文帳に追加

回路シミュレーションステップＳ１００において、セルのトランジスタレベルのネットリストを入力し、各セル毎に、入力信号波形の傾き、及びセルの出力端子に継る負荷容量の大きさを変化させて、前記セルの回路シミュレーションを行い、出力信号波形を得る。 - 特許庁

In a duty adjustment circuit design device, an adjustment method determining part, into which a net list of a duty adjustment circuit, initial state timing information of the duty adjustment circuit, drivability designation information, and a target value of a duty ratio are input, determines whether to adjust a rise time or a fall time to adjust the duty ratio.例文帳に追加

調整方法決定部は、デューティ調整回路のネットリストと、デューティ調整回路の初期状態のタイミング情報と、ドライバビリティ指定情報と、デューティ比の目標値と、を入力し、立ち上がり時間と立ち下がり時間のどちらの調整によりデューティ比の調整をするか決定する。 - 特許庁

Secondly the parasitic device calculating and inserting part 12 produces a net list with parasitic devices for simulation by calculating the parasitic devices to be connected with the divided resistance devices referring to the fixed parasitic device calculation model and inserting them to the above divided resistance devices.例文帳に追加

次いで、寄生デバイス計算及び挿入部１２は、上記分割された抵抗デバイスに対して、所定の寄生デバイス計算モデルを参照して、分割された抵抗デバイスに接続される寄生デバイスを計算して挿入することにより、寄生デバイス付きシミュレーション用ネットリストを生成する。 - 特許庁

In this timing restriction production device, a target path extraction part 101 extracts all of data transfer paths formed between at least two lower hierarchy blocks included in an upper hierarchy block among data transfer paths that are targets of timing verification from the timing restriction, a net list and a library, as target paths.例文帳に追加

対象パス抽出部１０１はタイミング制約とネットリストとライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも２つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出する。 - 特許庁

Therefore, this system does not require man-hours of extracting only the net list from the subject of verification, the man-hours of making the test pattern, the man-hours of analyzing whether the subject of verification is correctly connected from the output pattern, and others, so that this can confirm propriety of the connection between the macros, in a shorter time.例文帳に追加

よって検証対象からネットリストだけを抽出する工数や、テストパタンを作成する工数や、出力パタンから検証対象が正しく接続されているか解析する工数等を必要としないので、より短時間でマクロ間の接続の正当性が確認できる。 - 特許庁

A simulation part 104 performs a logical simulation with the use of the assertion description 103, the net list 101, and a test pattern 105, and then outputs a warning message 106 for warning the operation when the operation violating the operation expressed by the assertion description 103 is detected.例文帳に追加

シミュレーション部１０４は、そのアサーション記述１０３、ネットリスト１０１、及びテストパターン１０５を用いて論理シミュレーションを行うことにより、アサーション記述１０３が表す動作に違反する動作を検出した場合に、その動作を警告する警告メッセージ１０６を出力する。 - 特許庁

A clock analysis part 4 of the logical circuit designing device 1 extracts, for a logical circuit given in the form of a net list or the like, clock paths of flip flop, latch and hard macro cell to a clock input pin from a name of a terminal or network which is to be a clock supply source designated by a clock designation part 2.例文帳に追加

論理回路設計装置１のクロック解析部４は、ネットリストなどの形式で与えられた論理回路について、クロック指定部２によって指定されたクロック供給源となる端子またはネット名から、フリップフロップとラッチおよびハードマクロのクロック入力ピンへのクロック経路を抽出する。 - 特許庁

A text pattern generating device 11 acquires a test pattern with pattern length based on an index value by automatic test pattern generation (ATPG) based on a net list 21 of an LSI, and extracts only a part related with a circuit function operation, and outputs it as a test pattern 18 for power analysis.例文帳に追加

ＬＳＩのネットリスト２１をもとに、テストパターン生成装置１１は、自動テストパターン生成（ＡＴＰＧ）により指標値に基づくパターン長のテストパターンを得、そのうち回路機能動作に関する部分のみを抽出して電力解析用テストパターン１８として出力する。 - 特許庁

The time function generation part 12 generates a time function indicating the time of signal arrival at a cell, which is a function of a power supply voltage, on the basis of a net list, delay time information of the cell, timing constraint information, and power supply domain information indicating correspondence of a power supply domain and its power supply voltage range.例文帳に追加

時刻関数生成部１２は、ネットリストと、セルの遅延時間情報と、タイミング制約情報と、電源ドメインとその電源電圧範囲との対応関係を示す電源ドメイン情報とに基づいて、電源電圧の関数である、セルへの信号到着時刻を表す時刻関数を生成する。 - 特許庁

A collating condition check part 70 checks a collating condition for establishment in the case of coincidence in collation concerning a processing for collating the second netlist with the forth one, finds out the net (the connection error one) which does not satisfy the collating condition and outputs it as a collating condition check result list 80.例文帳に追加

照合条件チェック部７０は、第２のネットリストと第４のネットリストの照合処理において、照合が一致する時に成立する照合条件をチェックし、この照合条件を満たしていないネット（接続エラーのネット）を見つけ、これを、照合条件チェック結果リスト８０として出力する。 - 特許庁

Information on the macro cell is extracted at an extraction part 30 from information on a plurality of cells contained in a supplied net list, and a cell library with information substituted by information on a cell having a function equivalent to this extracted macro cell information and a smaller area is prepared at a substitution part 40.例文帳に追加

供給されるネットリストに含まれる複数のセルの情報の中からマクロ・セルの情報が抽出部３０において抽出され、この抽出されたマクロ・セルの情報を、これと同等の機能を有するとともに面積が小さいセルの情報に置換したセル・ライブラリが置換部４０において作成される。 - 特許庁

The management server informs the seller of the exhibition confirming list and a receiving identification number issued, when a transaction established, sends a receipt for commodity to the buyer, and informs the buyer of a receiving identification number corresponding to the receipt via a communication means which is different from the communication net.例文帳に追加

一方、管理サーバーは、売り手には、出品確認リストおよび売買成立時に発行する受取暗証番号を通知し、買い手には、商品の受取証を送付するとともに、その受取証に対応した受取暗証番号を、上記通信ネットとは別の通信手段を介して通知する構成にした。 - 特許庁

And when no output terminal at the low hierarchy is judged to be connected with the high hierarchy, an information part describing the output terminal is deleted, an information part describing the elements at the low hierarchy which is connected with the output terminal is deleted and the gate level net list regarding the integrated circuit is created.例文帳に追加

そして、下位階層の出力端子が上位階層に接続されていないと判断した場合には、その出力端子を記述した情報部分を削除するとともに、その出力端子に接続されている下位階層の要素を記述した情報部分を削除して、集積回路に関するゲートレベルネットリストを作成する。 - 特許庁

Attribute information is generated based on version information of the operation description 200A, the operation composition limiting condition 200B, the RTL description 200C, and the net list 200E, and the attribute information is incorporated in the generation stage of the RTL description 200C in operation composition by an operation composition means (step S203).例文帳に追加

動作記述２００Ａ、動作合成制約条件２００Ｂ、ＲＴＬ記述２００Ｃ及びネットリスト２００Ｅのバージョン情報を元にして属性情報を生成し、動作合成手段の動作合成時におけるＲＴＬ記述２００Ｃの生成段階で前記属性情報を組み込む（ステップＳ２０３）。 - 特許庁

A system constraint information generating section 30, based on the system net list NL-SYS and a plurality of IP constraint information CON-IPs possessed by the respective plurality of IPs 15, generates a system constraint information CON-SYS indicating the design constraint of the system level depending on the combination of the plurality of combined IPs 15.例文帳に追加

システム制約情報生成部３０は、そのシステムネットリストＮＬ−ＳＹＳ及び複数のＩＰ１５のそれぞれが有する複数のＩＰ制約情報ＣＯＮ−ＩＰに基づいて、複数のＩＰ１５の組み合わせに依存するシステムレベルの設計制約を示すシステム制約情報ＣＯＮ−ＳＹＳを生成する。 - 特許庁

The transition probability of each node is calculated according to previously prepared net list 1 and transition probability 2, the static delay of a current estimation waveform per change is also calculated 4, and amplitude is corrected by considering the probability and delay 5 of each node and previously defined waveform information at the time of toggle.例文帳に追加

本発明のＥＭＩ解析手法は、従来の動的なゲートレベルシミュレーションに対して、信号確率伝播手法を使用し、各ノードへの信号の伝播確率を算出するとともに、静的解析手法を用いて各ノードの変化時刻を計算し、その結果からＥＭＩノイズを推定するようにしたものである。 - 特許庁

An administration analysis table preparation part 8 prepares a financial analysis list using prepared budget accounting table, a statement of budget actual result comparison/variable profit and loss, an administrative statemend of marginal profit of every project/net earnings magnification ratio, and a first half-year balance sheet and a statement of first half year profit and loss registered in advance.例文帳に追加

経営分析表作成部８は、作成した予算計算表、予算実績比較・変動損益計算書および工事別限界利益・正味稼ぎ高倍率管理表と、予め登録している前期貸借対照表および前期損益計算書とを用いて財務分析一覧表を作成する。 - 特許庁

Each time the data are written in the FPGA or the ROM, the residual number of times of write is calculated from the available number of times of write, and when the residual number of times of write is turned to be zero, the function restriction release and decoding processing is inhibited so that any data can be prevented from being written in the FPGA or ROM of the IP net list.例文帳に追加

ＦＰＧＡ又はＲＯＭへの書込みが行われる毎にその書込可能回数から残りの書込可能回数が演算され、その残りの書込可能回数がゼロになると、機能制限解除及び復号化の処理は禁止され、これによりＩＰネットリストのＦＰＧＡ又はＲＯＭへの書込みはできなくなる。 - 特許庁

To obtain a method of verifying connection between macros of an LSI capable of performing the verification of the propriety of connection between macros, without requiring man-hours of extracting only the net list from the subject of verification, the man-hours of making a test pattern, the man- hours of analyzing whether the subject of verification is connected correctly from the output pattern, and others.例文帳に追加

検証対象からネットリストだけを抽出する工数、テストパタンを作成する工数、出力パタンから検証対象が正しく接続されているか解析する工数等を必要とせず、マクロ間接続の正当性を短時間で行うことが可能なＬＳＩのマクロ間接続検証方式を得る。 - 特許庁

A test point insertion method includes: extracting a plurality of logic cones from a net list; generating an order for the plurality of logic cones based on a connection relation of logic cells in each of the plurality of logic cones; and setting a test point in each of the plurality of logic cones in turn in accordance with the order.例文帳に追加

テストポイント挿入方法は、ネットリストから複数のロジックコーンを抽出する工程と、複数のロジックコーンの各々に示される論理セルの接続関係に基づいて、複数のロジックコーンに対して一の順序を生成する工程と、その順序に従って順に複数のロジックコーンの各々にテストポイントを設定する工程とを備える。 - 特許庁

The logic synthesis apparatus 10 when performing logic synthesis of a function description file 11 based upon a technology file 12 and restriction conditions 13 generates a net list 16 such that a special cell 20 registered in a special cell name table 16 is inserted into connection information of a standard cell 50 corresponding to a node name specified in a signal name table 14.例文帳に追加

論理合成装置１０が、テクノロジファイル１２と制約条件１３に基づいて機能記述ファイル１１の論理合成を行う場合、信号名テーブル１４に指定されたノード名に対応した標準セル５０の接続情報に特殊セル名テーブル１５に登録されている特殊セル２０を挿入したネットリスト１６を生成する。 - 特許庁

In this system 1, position information and connection information about a pin of each component are obtained from a pin position information file 21 and a net list 22, order information about an added layer is obtained from an addition layer configuration definition file 23, or information about a via diameter in each layer, thereby, a layer configuration, a via and a wiring inhibition area are stored in a storage device 3.例文帳に追加

本システム１はピン位置情報ファイル２１、ネットリストファイル２２から、各部品のピンの位置、接続情報を得て、また追加層構成定義ファイル２３より追加する層の順序情報や、各層でのヴィア径の情報により、配線の障害となる情報を得て、層構成、ヴィア、配線禁止領域を記憶装置３に記憶させる。 - 特許庁

When a part where the dummy elements RK1 and RK2 are inserted is formed as a dummy element layer at the time of generating a layout of the node n1 (S8), layout data for verification is generated by inserting data of the dummy element layer into layout data (S9), and the layout data for verification and net list data are used for verification with a LVS tool (S10).例文帳に追加

ノードｎ１についてレイアウトを作成する際に、ダミー素子ＲＫ１，ＲＫ２が挿入された部分をダミー素子レイヤとして形成すると（Ｓ８）、レイアウトデータにダミー素子レイヤのデータを挿入して検証用レイアウトデータを作成し（Ｓ９）、検証用レイアウトデータとネットリストデータとを用いてＬＶＳツールにより検証を行う（Ｓ１０）。 - 特許庁

The simulation method using a computer is configured to weight layout parameters of an analysis target circuit on the basis of priority information of cells constituting the circuit, convert the weighted layout parameters to physical characteristics, convert the physical characteristics to circuit parameters, and analyze the circuit on the basis of a net list including the circuit parameters.例文帳に追加

コンピュータによるシミュレーション方法において、解析対象の回路を構成するセルの優先度情報に基づいて回路のレイアウトパラメータに重み付けを施し、重み付けを施したレイアウトパラメータを物理特性に変換し、物理特性を回路パラメータに変換し、回路パラメータを含むネットリストに基づいて回路の解析を行うように構成する。 - 特許庁