「P- type」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

On the front surface in the p+ type well region 5, two n++ type source regions 6a, 6b are formed.例文帳に追加

ｐ^+形ウェル領域５内の表面側には、２つのｎ^++形ソース領域６ａ，６ｂが形成されている。 - 特許庁

The i-type semiconductor region 23 is attached between the n-type semiconductor region 21 and the p-type semiconductor region 22, and a bandgap of the i-type semiconductor region 23 is smaller than that of each of the n-type semiconductor region 21 and the p-type semiconductor region 22.例文帳に追加

ｉ型半導体領域２３はｎ型半導体領域２１とｐ型半導体領域２２との間に設けられており、ｉ型半導体領域２３のバンドギャップは、ｎ型半導体領域２１のバンドギャップ及びｐ型半導体領域２２のバンドギャップより小さい。 - 特許庁

A first N-type region 12b is formed in contact with the P-type region 7b of the channel region in a source region 14 which is a P-type, and a second N-type region 11a having a larger impurity density than the first N-type region 12b is formed in contact with the first N-type region 12b.例文帳に追加

Ｐ型であるソース領域１４において、第１のＮ型領域１２ｂをチャネル領域のＰ型領域７ｂに接して形成し、第１のＮ型領域１２ｂに接してそれよりも不純物密度の大きい第２のＮ型領域１１ａを形成する。 - 特許庁

On an n-type GaAs substrate 501, an n-type GaAs collector layer 502, a p-type GaAs base layer 503, a p-type GaNAs diffusion-preventing layer 504, an n-type AlGaAs emitter layer 505, and an n-type GaAs contact layer 506 are laminated in order through crystal growth.例文帳に追加

ｎ型ＧａＡｓ基板５０１上に、ｎ型ＧａＡｓコレクタ層５０２、ｐ型ＧａＡｓベース層５０３、ｐ型ＧａＮＡｓ拡散防止層５０４、ｎ型ＡｌＧａＡｓエミッタ層５０５、ｎ型ＧａＡｓコンタクト層５０６が結晶成長によって順に積層されて構成されている。 - 特許庁

Thus, the p-type diffusion layer 11, the n-type collector diffusion layer 14 and the n-type diffusion layer 16 are selectively extracted, and a parasitic npn bipolar transistor 22 consisting of the n-type collector diffusion layer 14, the p-type diffusion layer 11 and the n-type diffusion layer 16 is recognized.例文帳に追加

これにより、マスクレイアウトからＰ型半導体基板１１、Ｎ型コレクタ拡散層１４及びＮ型拡散層１６が選択的に抽出され、Ｎ型コレクタ拡散層１４とＰ型拡散層１１とＮ型拡散層１６とからなる寄生ＮＰＮ型バイポーラトランジスタ２２が認識される。 - 特許庁

In a source region 14, which is P-type, a first N-type region 12b is formed in contact with the P-type region 7b in the channel region, and a second N-type region 11a having a larger impurity density than that of the first N-type region 12b is formed in contact with the first N-type region 12b.例文帳に追加

Ｐ型であるソース領域１４において、第１のＮ型領域１２ｂをチャネル領域のＰ型領域７ｂに接して形成し、第１のＮ型領域１２ｂに接してそれよりも不純物密度の大きい第２のＮ型領域１１ａを形成する。 - 特許庁

In a structure of the lateral double diffusion MOS transistor formed on a p-type semiconductor substrate 7, a high concentration p-type diffusion layer 10 serving as an electrode of a low concentration p-type well layer 11 is formed in contact with a high concentration n-type diffusion layer 9 serving as a source region.例文帳に追加

ｐ型半導体基板上７に形成された横型二重拡散ＭＯＳトランジスタを構成において、ソース領域となる高濃度ｎ型拡散層９に接するように、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０を形成する。 - 特許庁

A lateral PNP transistor is formed in such a manner that an emitter diffused layer 14 having a p-type impurity and a collector diffused layer 13 having a p-type impurity are arranged via an n^--type epitaxial layer 12 of a base region in a planar inward direction of a semiconductor substrate (p^--type substrate 10).例文帳に追加

ｐ型不純物を有するエミッタ拡散層１４と、ｐ型不純物を有するコレクタ拡散層１３とが半導体基板（ｐ^−型基板１０）の面内方向にベース領域であるｎ^−型エピタキシャル層１２を介して配設されてなる横型ＰＮＰトランジスタを形成する。 - 特許庁

The active region R1' includes an N-type first diffusion region 48 serving as a source or drain of a transistor, and a P-type second diffusion region 71 having a higher impurity concentration than the P-type semiconductor 52 and supplying a potential to the P-type semiconductor 52.例文帳に追加

アクティブ領域Ｒ１’には、トランジスタのソース又はドレインとなるＮ型の第１の拡散領域４８と、Ｐ型の半導体５２よりも不純物濃度が高く、Ｐ型の半導体５２に電位を供給するためのＰ型の第２の拡散領域７１とが形成されている。 - 特許庁

A plurality of field effect transistors 223 are formed on a P type shallow well region 212, and a shallow element isolation region 214 on the P type shallow well region 223 has the depth which is more shallow than that of the junction between an N type deep well region 227 and the P type shallow well region 212.例文帳に追加

複数の電界効果トランジスタ２２３がＰ型の浅いウェル領域２１２上に形成され、かつ、Ｐ型の浅いウェル領域２２３上の浅い素子分離領域２１４が、Ｎ型の深いウェル領域２２７とＰ型の浅いウェル領域２１２との接合の深さよりも浅い深さを有する。 - 特許庁

An interval d of high concentration p-type conductive layers 3, 4 is set to the interval for depletion of the area between the high concentration p-type conductive layer 3 and high concentration p-type conductive layer 4 at the low concentration n-type conductive layer 2 when the desired voltage lower than the breakdown voltage BV is applied.例文帳に追加

高濃度ｐ型導電層３，４の間隔ｄを、降伏電圧BV以下の所望の電圧を印加したときに、低濃度ｎ型導電体層２における高濃度ｐ型導電層３と高濃度ｐ型導電層４との間の部分が空乏化する間隔に設定する。 - 特許庁

The trench type MOSFET 10 is formed by laminating a P type highly-doped drain section 1, a P type lightly-doped drain section 2, an N channel body section 3, and a P type source diffusion section 4 in this order and a trench gate electrode 6 is formed in a trench reaching the lightly-doped drain section 2 from a substrate surface.例文帳に追加

本発明のトレンチ型ＭＯＳＦＥＴ１０は、Ｐ型の高ドープドレイン部１、Ｐ型の低ドープドレイン部２、Ｎ型のチャネルボディ部３、Ｐ型のソース拡散部４がこの順で積層され、トレンチゲート電極６が基板表面から低ドープドレイン部２に達するトレンチに形成される。 - 特許庁

The diode has a p-type nitride semiconductor layer 17 that is selectively formed on the element forming layer 10 and an ohmic electrode 18, with a two-dimensional electronic gas generated by a heterojunction interface as an n-type region and the p-type nitride semiconductor layer 17 as a p-type region.例文帳に追加

ダイオードは、素子形成層１０の上に選択的に形成されたｐ型の窒化物半導体層１７及びオーミック電極１８を有し且つヘテロ接合界面により生じた２次元電子ガスをｎ型領域とし且つｐ型の窒化物半導体層１７をｐ型領域とする。 - 特許庁

In the semiconductor device having parallel p-n layers with n-type drift regions 2 and p-type partition regions 3, the drift region 2 and the partition region 3 being alternately arranged, a second trench 4 into which a gate electrode 7 is to be embedded is formed above the n-type drift region 2 or the p-type partition region 3.例文帳に追加

ｎ型ドリフト領域２とｐ型仕切領域３とを交互に配置した並列ｐｎ層を有する半導体装置において、ｎ型ドリフト領域２またはｐ型仕切領域３の上部に、ゲート電極７を埋め込むための第２トレンチ４が設けられている。 - 特許庁

A complementary MOS of the semiconductor integrated circuit device is composed of a horizontal P-type MOSFET 36 and an N-type MOSFET 37, and the output driver is composed of a P-type vertical MOSFET 38 in a trench structure, and the conductivity types of the gate electrodes of the respective MOSFETs are set as a P-type.例文帳に追加

半導体集積回路装置における、相補型ＭＯＳを横型Ｐ型ＭＯＳＦＥＴ３６とＮ型ＭＯＳＦＥＴ３７で構成し、出力ドライバーを、トレンチ構造のＰ型縦型ＭＯＳＦＥＴ３８で構成し、それぞれのＭＯＳＦＥＴのゲート電極の導電型をＰ型とした。 - 特許庁

A thermoelectric element is constituted of P-type elements 3 composed of a P-type thermoelectric material, N-type elements 4 composed of an N-type thermoelectric material, two substrates 2 having metallic electrodes 5 which can form P-N junction pairs by joining the elements 3 and 4 to each pair by pair, and so on.例文帳に追加

Ｐ型熱電材料からなるＰ型エレメント３と、Ｎ型熱電材料からなるＮ型エレメント４と、これら異種エレメント３、４を一対ずつ接合してＰＮ接合対を形成可能な金属電極５を有する２枚の基板２等、から構成されている。 - 特許庁

A solar battery 1 comprises: a solar battery substrate 10 having an n-type surface 10an and a p-type surface 10ap on one main surface 10a; an n-side electrode 21n disposed above the n-type surface 10an; and a p-side electrode 21p disposed above the p-type surface 10ap.例文帳に追加

太陽電池１は、一主面１０ａにｎ型表面１０ａｎとｐ型表面１０ａｐとを含む太陽電池基板１０と、ｎ型表面１０ａｎの上に配されているｎ側電極２１ｎと、ｐ型表面１０ａｐの上に配されているｐ側電極２１ｐとを備えている。 - 特許庁

The p-type polysilicon layer 14A1 and n-type polysilicon layer 14B1 have a joint P joined mutually right above an element isolation layer 12, and at least one of the p-type polysilicon layer 14A1 and n-type polysilicon layer 14B1 has a narrow segment 17 right above the element isolation layer 12.例文帳に追加

ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１は、互いに接合された接続部Ｐを素子分離層１２の直上に有し、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の少なくとも一方は、素子分離層１２の直上に狭窄部１７を有する。 - 特許庁

In addition to a p-type InGaAlP ridge stripe type optical waveguide layer 6, a p-type InGaAlP ridge stripe 6a is formed on a p-type InGaP etching stop layer 5, so that each optically non-waveguide projected part is formed on both sides of an optical waveguide projected part 13.例文帳に追加

ｐ型ＩｎＧａＰエッチングストップ層５上に、ｐ型ＩｎＧａＡｌＰリッジストライプ型光導波層６に加え、ｐ型ＩｎＧａＡｌＰリッジストライプ６ａを形成することにより、光導波部盛り上がり１３の両側に光非導波部盛り上がり１３ａを形成する。 - 特許庁

In the semiconductor laser element of AlGaInP constitution, the Al composition ratio x of a p-type etching stop layer 5 is specified so as to be a<x, b<x and c<x with respect to respective Al composition ratios a, b, c of an n-type clad layer 2, a first p-type clad layer 4 and a second p-type clad layer 6.例文帳に追加

ＡｌＧａＩｎＰ系の半導体レーザ素子において、ｐ型エッチングストップ層５のＡｌ組成比ｘを、ｎ型クラッド層２，第１のｐ型クラッド層４，及び第２のｐ型クラッド層６それぞれのＡｌ組成比ａ，ｂ，ｃに対して、ａ＜ｘ，ｂ＜ｘ，及びｃ＜ｘとする。 - 特許庁

To suppress a phenomenon in which the conductivity of a p-type nitride semiconductor is inserted in a process for exposing one portion of the surface of a p-type nitride semiconductor, by containing an n-type impurity or etching an i-type nitride semiconductor partially while being formed on the surface of a p-type nitride semiconductor region.例文帳に追加

ｐ型窒化物半導体領域の表面に形成されており、ｎ型不純物を含むか又はｉ型の窒化物半導体の一部をエッチングしてｐ型の窒化物半導体の表面の一部を露出させる工程において、ｐ型窒化物半導体の導電型が反転する現象を抑制する。 - 特許庁

An epitaxial wafer for light emission is provided with a light emitter configured of an n-type AlGaAs clad layer 3, an active layer 4, and a p-type AlGaAs clad layer 5 on an n-type GaAs substrate 1; and a p-type InGaAs contact layer 6 is formed as an electrode formation layer on the p-type AlGaAs clad layer 5.例文帳に追加

発光素子用エピタキシャルウエハは、ｎ型ＧａＡｓ基板１上に、ｎ型ＡｌＧａＡｓクラッド層３、活性層４及びｐ型ＡｌＧａＡｓクラッド層５からなる発光部を有し、ｐ型ＡｌＧａＡｓ型クラッド層５の上に、電極形成層として、ｐ型ＩｎＧａＡｓコンタクト層６が形成されている。 - 特許庁

In the semiconductor device including an N-type MOS transistor 4a and a P-type MOS transistor 4b, a gate electrode 6b of the P-type MOS transistor 4b is configured, with polysilicon containing a P-type dopant as a main material, to contain an N-type dopant in the vicinity of an interface with at least a gate insulating film 5.例文帳に追加

Ｎ型ＭＯＳトランジスタ４ａとＰ型ＭＯＳトランジスタ４ｂを有する半導体装置において、Ｐ型ＭＯＳトランジスタ４ｂのゲート電極６ｂを、Ｐ型ドーパントを含有するポリシリコンを主材料とし、少なくともゲート絶縁膜５との界面近傍にＮ型ドーパントを含有するように構成する。 - 特許庁

A p-type first base region 2a and a p-type second base region 2b are formed on an upper surface of an n-type source region 4, a source electrode 5 is provided on a lower surface of the n-type source region 4, and a drain electrode 9 is formed on an upper surface of the p-type second base region 2b via an insulating film.例文帳に追加

ｎ型ソース領域４の上面にｐ型第１ベース領域２ａおよびｐ型第２ベース領域２ｂが形成され、該ｎ型ソース領域４の下面にソース電極５が設けられ、ｐ型第２ベース領域２ｂの上面に絶縁膜を介してドレイン電極９が形成されている。 - 特許庁

The method for manufacturing the laminated structure comprises the steps of adding both an n-type impurity and a p-type impurity in the case of vapor phase growing the boron phosphide semiconductor layer, and adding the p-type impurity so as to generate holes exceeding an electron concentration in the layer due to adding of the n-type impurity, thereby obtaining the p-type boron phosphide semiconductor layer.例文帳に追加

リン化硼素系半導体層の気相成長の際に、ｎ形不純物とｐ形不純物の双方を添加し、かつｎ形不純物の添加に依る層内の電子濃度を上回る正孔を生成する様にｐ形不純物を添加して、ｐ形のリン化硼素系半導体層を得る。 - 特許庁

After p-type impurities have diffused from one main surface of a pair of main surfaces of an n-type substrate 1 and a p-n junction is formed, mesa-type grooves 5 are formed in the n-type substrate 1 so as to expose the p-n junction in prescribed regions, and glass films 7 are applied to the mesa-type groove 5.例文帳に追加

一対の主表面を有するｎ型基板１の一方の主表面からｐ型の不純物を拡散してｐｎ接合を形成した後に、一方の主表面から所定の領域にｐｎ接合が露出するようにｎ型基板１にメサ型の溝５を設け、このメサ型の溝５にガラス被膜７を形成する。 - 特許庁

A first main electrode T1 is connected to the first P-type semiconductor region P1, a second main electrode T2 is connected to the second P-type semiconductor region P2 and second N-type semiconductor region N2, and a gate electrode G is connected to the first P-type semiconductor region P1 and third N-type semiconductor region N3.例文帳に追加

第１の主電極Ｔ1は第１のＰ型半導体領域Ｐ1に接続され、第２の主電極Ｔ2は第２のＰ型半導体領域Ｐ2及び第２のＮ型半導体領域Ｎ２に接続され、ゲ−ト電極Ｇは第１のＰ型半導体領域Ｐ1及び第３のＮ型半導体領域Ｎ３に接続されている。 - 特許庁

In the solid-state imaging device in which an N-type photoelectric conversion region 403 is formed in a P^--type well region 402, a P^++-type hole storage region 407 is formed at a portion excluding the edge of the N-type photoelectric conversion region 403 and a P-type impurity region 430 is formed on a surface layer of the region including the edge.例文帳に追加

Ｐ^-型ウェル領域４０２内にＮ型光電変換領域４０３が形成された固体撮像装置において、Ｎ型光電変換領域４０３の端部を除く部分にＰ^++型正孔蓄積領域４０７を、当該端部を含む領域の表層部上にＰ型不純物領域４３０を形成する。 - 特許庁

Then, while using the second photo resist 5 as a mask, phosphor (P+) ions are implanted into the surface of the semiconductor substrate 1 wherein the P-type impurity area 4 is removed, so as to form an N-type impurity area 6 adjacent to the P-type impurity area 4.例文帳に追加

そして、第２のホトレジスト５をマスクとして、Ｐ型の不純物領域４が除去された半導体基板１の表面に、リン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域４に隣接したＮ型の不純物領域６を形成する。 - 特許庁

The performance of the heat treatment for a short time less than or equal to 1 ms suppresses a variation in the concentration profile of the p-type impurity of the p-type extended region 7 and the p-type diffusion region 11 that are previously formed.例文帳に追加

また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 - 特許庁

In addition, the p-type cladding layer 26 is composed of at least two layers where the composition is mutually different in a layer thickness direction, and a first p-type cladding layer 20 positioned near the active layer 17 has a lower refractive index than a second p-type cladding layer 21.例文帳に追加

さらに、ｐ型クラッド層２６は層厚方向に互いに組成が異なる２層以上から構成され、活性層１７に近い第１のｐ型クラッド層２０が、より遠い第２のｐ型クラッド層２１に比べて低い屈折率を有する。 - 特許庁

While using the fourth photo resist 26 as a mask, phosphor (P+) ions are implanted into the surface of the epitaxial layer 21 wherein the P-type impurity area 25 is removed, so as to form an N-type impurity area 28 adjacent to the P-type impurity area 25.例文帳に追加

第４のホトレジスト２６をマスクとして、Ｐ型の不純物領域２５が除去されたエピタキシャル層２１の表面にリン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域２５に隣接したＮ型の不純物領域２８を形成する。 - 特許庁

Then the p-type well diffusion region 11 of the protection element 41 included in the electrostatic protection circuit 2 is configured to have higher p-type impurity density than the p-type well diffusion region 4 of the NMOS transistor 31 included in the internal circuit 1.例文帳に追加

そして、静電気保護回路２に含まれる保護素子４１のｐ型ウェル拡散領域１１が、内部回路１に含まれるＮＭＯＳトランジスタ３１のｐ型ウェル拡散領域４よりもｐ型不純物濃度が高くなるように構成されている。 - 特許庁

Be ions are then implanted in the n^--InP window layer 7 to form a p-type guard ring 8, and Zn or Cd ions are thermally diffused or implanted to the inside of the p-type guard ring 8 thus forming a circular p^+ type light receiving region 9 selectively.例文帳に追加

次に、ｎ^−−ＩｎＰ窓層７にＢｅをイオン注入してｐ型ガードリング８を形成し、ｐ型ガードリング８の内側に、ＺｎやＣｄを熱拡散又はイオン注入して、ｐ^^+型受光領域９を円形状に選択形成する。 - 特許庁

Some of the noises that reach the p-type diffusion region 206 pass through a parasitic resistor 211 of the p-type semiconductor substrate, a p-type diffusion region 212, a contact hole 213, and a grounding metallic electrode 204; and reach a noise protecting circuit 204.例文帳に追加

Ｐ型拡散領域２０６に到達に到達した一部のノイズは、Ｐ型半導体基板の寄生抵抗２１１、Ｐ型拡散領域２１２、コンタクトホール２１３、接地用メタル電極２０４を通過しノイズ保護対象回路２０３に到達する。 - 特許庁

In a semiconductor device, n-channel MOS transistor UT21 and UT22 are constituted by respectively forming n+-type auxiliary source regions 6a and 6b in a p-type base area 4 and a p+-type drain region 5 which are the source region of a p-channel MOS transistor constituted as a second unipolar transistor.例文帳に追加

第二のユニポーラトランジスタであるｐチャネルＭＯＳトランジスタのソース領域であるｐベース領域４とｐ^+ ドレイン領域５内にそれぞれｎ^^+ 補助ソース領域６ａ、６ｂを形成し、ｎチャネルＭＯＳトランジスタＵＴ２１、ＵＴ２２を構成する。 - 特許庁

In a semiconductor laser, a stripe-like contact layer 3 is provided on a p-type compound semiconductor substrate 1 or a p-type semiconductor layer 2, and a light-emitting layer forming section 12 is provided on the contact layer 3, so that a p-type clad layer 4 comes into contact with the section 12.例文帳に追加

ｐ形化合物半導体基板１上またはｐ形半導体層２上にストライプ状のコンタクト層３が設けられ、ストライプ状のコンタクト層３上にｐ形クラッド層４が接するように発光層形成部１２が設けられている。 - 特許庁

In method embodiments disclosed, a resistive gallium nitride border is formed by forming an implant mask on the p-type epitaxial region and implanting ions into portions of the p-type epitaxial region to render portions of the p-type epitaxial region semi-insulating.例文帳に追加

方法の実施形態では、ｐ型エピタキシャル領域上に打ち込みマスクを形成し、ｐ型エピタキシャル領域の部分にイオンを打ち込んでｐ型エピタキシャル領域の部分を半絶縁性にすることによって、抵抗性窒化ガリウム境界を形成する。 - 特許庁

After that, by using ion injection, annealing, and so on, high-concentration P-type guard ring areas 14b are formed on the surfaces of the low-concentration P-type guard ring areas 14a so as to completely cover the low-concentration P-type guard ring areas 14a.例文帳に追加

次に、イオン注入法及びアニール処理等を用いて、低濃度Ｐ型ガードリング領域１４ａの表面部分に、低濃度Ｐ型ガードリング領域１４ａを完全に被覆する状態で高濃度Ｐ型ガードリング領域１４ｂを形成する。 - 特許庁

A LOCOS oxide film 8 is formed on the second drain region 6, and a P-type third drain region 10 having a P-type impurity concentration higher than that of the P-type second drain region 6 is formed in a region underneath the LOCOS oxide film 8a.例文帳に追加

第２ドレイン領域６上にＬＯＣＯＳ酸化膜８が形成され、ＬＯＣＯＳ酸化膜８ａ下の領域にＰ型第２ドレイン領域６よりも濃いＰ型不純物濃度をもつＰ型第３ドレイン領域１０が形成されている。 - 特許庁

Thus, the part from the p+ layer 350 of the PD 119 to the p-type channel layer right below the transfer gate is directly connected, the n-type layer 360 of the PD 119 is surrounded by a p-type region and the dark current is suppressed to be extremely small.例文帳に追加

これにより、ＰＤ１１９のｐ＋層３５０から転送ゲート部の直下のｐ型チャネル層にわたる部分が直接接続され、ＰＤ１１９のｎ型層３６０をｐ型の領域で包囲でき、暗電流を極小に抑制できる。 - 特許庁

A p-type GaN layer (p-type nitride semiconductor layer) is formed on a GaN substrate by using an organic metal compound as a group-III element source material, ammonia and a hydrazine derivative as group V materials, and an Mg material gas as a p-type impurity material.例文帳に追加

ＧａＮ基板上に、ＩＩＩ族原料として有機金属化合物、Ｖ族原料としてアンモニアとヒドラジン誘導体、及びｐ型不純物原料としてＭｇ原料ガスを用いて、ｐ型ＧａＮ層（ｐ型窒化物半導体層）を形成する。 - 特許庁

More specifically, by considering the off-angle of the p-type GaInP etching stop layer 7, the concentration of Zn to be introduced to the p-type GaInP etching stop layer 7 is set, so that the band gap of the p-type GaInP etching stop layer 7 can be made as large possible.例文帳に追加

具体的には、ｎ型ＧａＡｓ基板１のオフ角を考慮して、ｐ型ＧａＩｎＰエッチング停止層７のバンドギャップが可能な限り大きい値となるように、ｐ型ＧａＩｎＰエッチング停止層７に導入するＺｎの濃度を設定する。 - 特許庁

A p^+-type anode buried layer 1a having an impurity concentration higher than those of the semiconductor substrate 1 and the p^--type epitaxial layer 2 is selectively formed beneath the light receiving section 220 and between the semiconductor substrate 1 and the p^--type epitaxial layer 2.例文帳に追加

半導体基板１及びＰ^- 型エピタキシャル層２の間における受光素子部２２０の下側には、半導体基板１及びＰ^- 型エピタキシャル層２よりも不純物濃度が高いＰ^+ 型アノード埋め込み層１ａが選択的に形成されている。 - 特許庁

A p-type electrode layer 103 is formed on the p-type nitride semiconductor layer 101 in a nitride semiconductor device, and a hydrogen permeation electrode layer 102 and a hydrogen storage electrode layer 104 are laminated sequentially on the p-type electrode layer 103.例文帳に追加

窒化物半導体装置では、ｐ型窒化物半導体層１０１の上にｐ型電極層１０３が形成されており、ｐ型電極層１０３では、水素透過電極層１０２と水素蓄積電極層１０４とが順に積層されている。 - 特許庁