「System Clock」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

An all-optical clock recovery system for recovering the clock from a received optical signal with a short response time and without patterning effects includes a first optical clock recovery device adapted to supply a first optical clock signal in response to the received optical signal and a second optical clock recovery device adapted to supply a second optical clock signal in response to the first optical clock signal.例文帳に追加

短い応答時間を備えかつパターニング効果のない受信された光信号からクロックを回復するための完全光クロック回復システムは、受信された光信号に応じて第１の光クロック信号を供給するように構成された第１の光クロック回復デバイス、および、第１の光クロック信号に応じて第２の光クロック信号を供給するように構成された第２の光クロック回復デバイスを含む。 - 特許庁

A virtual time measurement means 36 measures elapsed time from a virtual system time storage area with use of a system clock 6, to acquire virtual system time.例文帳に追加

仮想時刻計測手段３６は、システム時計６を用いて仮想システム時刻格納領域からの経過時間を計測し、仮想システム時刻を得る。 - 特許庁

A common system timer 111 and a CPU 112 for controlling the system timer 111 are provided to a plurality of wireless communication systems whose system clock frequencies differ from each other.例文帳に追加

システムクロック周波数の異なる複数の無線通信システムに共通のシステムタイマ１１１と、システムタイマ１１１を制御するＣＰＵ１１２とを備える。 - 特許庁

A timestamp comparing processing part 1563 finds a differential value between a system clock value and the timestamp information.例文帳に追加

タイムスタンプ比較処理部１５６３は、システムクロック値とタイムスタンプ情報との差分値を求める。 - 特許庁

The packages 4 and 6 of the storage system each have a control means 11 and a clock generation part 14.例文帳に追加

記憶システムのパッケージ４、６は、制御手段１１及びクロック発生部１４を有している。 - 特許庁

By using the PLL circuits 30, 40 of two-step constitution, instability of the system clock is prevented.例文帳に追加

このような２段構成のＰＬＬ回路３０、４０により、システムクロックの不安定化を防止する。 - 特許庁

To provide a radio wave receiving system and a radio controlled clock which can stably receive weak radio waves.例文帳に追加

微弱電波を安定して受信可能な電波受信装置及び電波時計を提供すること。 - 特許庁

Therefore, write operation of a memory device is controlled so as to be suitable for a system clock frequency.例文帳に追加

従って、システムクロック周波数に適しているようにメモリ装置の書き込み動作が制御される。 - 特許庁

SYSTEM AND METHOD FOR ADJUSTING DELAY QUANTITY OF SAMPLING CLOCK OF VIDEO SIGNAL AND RECORDING MEDIUM例文帳に追加

映像信号のサンプリングクロックのディレイ量調整システム、ディレイ量調整方法および記録媒体 - 特許庁

As a result, the transmitting circuit 18 forms the cycle start packet in synchronism with a system clock SC1k.例文帳に追加

この結果、送信回路１８は、システムクロックＳＣｌｋに同期してサイクル・スタート・パケットを生成する。 - 特許庁

To generate a system clock with high stability by simple circuit constitution without providing any DAC.例文帳に追加

ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成すること。 - 特許庁

A synchronous clock system can be formed by connecting the modules alternately to the two busses.例文帳に追加

上記モジュールを交互に２つのバスに接続することによって同期クロックシステムが形成されうる。 - 特許庁

An HDD 1 relating to one embodiment stops a system clock in a standby mode.例文帳に追加

本発明の一実施形態にかかるＨＤＤ１は、スタンバイ・モードにおいて、システム・クロックを停止する。 - 特許庁

A basis for an atomic clock is established to measure the true frequency by system lock to the GPS satellite.例文帳に追加

ＧＰＳ対システム・ロックにより、真の周波数の測定のための原子時計の基礎ができる。 - 特許庁

To enhance the transmission rate of a system by securely receiving an input signal in synchronism with a clock signal.例文帳に追加

クロック信号に同期して入力信号を確実に受信し、システムの伝送レートを高くする。 - 特許庁

To provide distribution system and method for a clock signal that has reduced skew, jitter, etc.例文帳に追加

スキューおよびジッター等が低減されたクロック信号の分配システムおよび方法を提供する。 - 特許庁

EMULATION DEVICE, SYSTEM AND METHOD WITH DISTRIBUTED CONTROL OF TEST INTERFACE IN CLOCK DOMAIN例文帳に追加

クロックドメインにおける試験インターフェースの分散制御を備えるエミュレーション装置、システムおよび方法 - 特許庁

SYSTEM WITH CLOCK AUTOMATIC DETECTING FUNCTION, AND TRANSMISSION CIRCUIT AND RECEPTION CIRCUIT INCLUDED IN THE SAME例文帳に追加

クロック自動検出機能を有するシステム並びにそれに含まれる送信回路及び受信回路 - 特許庁

ULTRA-LOW POWER CONSUMPTION COMMUNICATION MODULE USING CLOCK, COMMUNICATION SYSTEM, ITS POWER CONSUMPTION REDUCTION METHOD例文帳に追加

時計を用いた超低消費電力通信モジュール、通信システム、その消費電力削減方法 - 特許庁

To obtain a synchronous memory device being suitable for a bus system minimizing clock-data skew.例文帳に追加

クロック・データ・スキューを最小限に抑えられるバス・システムに適する同期メモリ装置を得ること。 - 特許庁

The element 24 latches a signal outputted from the comparator 25 by the inverted signal of a system clock CLK.例文帳に追加

ラッチ素子２４は、比較回路２５からの信号をシステムクロックＣＬＫの反転信号でラッチする。 - 特許庁

WIRING LAYOUT SYSTEM FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND DESIGN METHOD FOR CLOCK WIRING AND RECORDING MEDIUM例文帳に追加

半導体集積回路の配線レイアウトシステム、クロック配線の設計方法および記録媒体 - 特許庁

An even second clock (ESC) is extracted from a global positioning system (GPS) signal (step 30).例文帳に追加

グローバル・ポジショニング・システム（ＧＰＳ）信号から偶数秒クロック（ＥＳＣ）を抽出する（ステップ３０）。 - 特許庁

Furthermore, frequencies of sampling clocks 71-73 generated from the system clock 70 are switched.例文帳に追加

また、システムクロック７０から生成されるサンプリングクロック７１〜７３の周波数が切り替えられる。 - 特許庁

This system has a transmission circuit 20 that transmits data, a clock specifying a reception timing of the data and a clock polarity signal specifying a leading or trailing of the clock and a reception circuit 30 that receives the data from the transmission circuit 20 at an edge of the clock on the basis of the clock polarity signal.例文帳に追加

本装置は、データとデータの取り込みタイミングを規定するクロックとクロックの立ち上がりまたは立ち下がりを規定するクロック極性信号とを送信する送信回路と、この送信回路からのデータを、クロック極性信号に基づいて、クロックのエッジで取り込む受信回路とを有することを特徴とする装置である。 - 特許庁

A system and a method for closed loop clock correction includes steps of: adjusting two or more input signals having at least one in-phase clock and one quadrature clock; and applying adjusted quadrature clock signals to a device capable of generating a 4-quadrant interpolated output clock phase.例文帳に追加

閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。 - 特許庁

In this abnormal oscillation detection circuit in a multiple system configuration of a CPU board, a counter of a self-system is operated by a clock of the other system, and likewise, a counter of the other system is operated by a clock of the self-system to thereby detect abnormal oscillation of mutual clocks.例文帳に追加

ＣＰＵボードの多重系構成における異常発振検出回路において、自系のカウンタを他系のクロックで動作させ、同様に他系のカウンタを自系のクロックで動作させることにより、相互のクロックの異常発振検出を可能にすることを特徴とする。 - 特許庁

An error detecting circuit 140 retimes the system clock T0 by using one of the clocks F1 and F1n obtained by the circuit 120 and outputs the retimed clock as an external signal O to the outside, and also detects an error in timing between the clock having the frequency divided by the frequency dividing circuit 120 and the system clock.例文帳に追加

エラー検出回路１４０は、分周回路１２０により分周されたクロックＦ１，Ｆ１ｎの何れかを用いてシステムクロックＴ０をリタイミングして外部に信号Ｏとして出力すると共に、分周回路１２０により分周されたクロックとシステムクロックとの間のタイミングエラーを検出する。 - 特許庁

To provide a clock frequency divider which can continuously operate without causing deadlock even when a user makes a mistake in setting of clock frequencies (division ratio) of each clock area in a system LSI having a large scale and a large number of clock areas.例文帳に追加

大規模かつ多数のクロック領域を持ったシステムＬＳＩにおいては、ユーザが各クロック領域のクロック周波数（分周比）の設定を間違ったとしても、デッドロックすることなく動作し続けることができるような、クロック分周器を提供することを課題とする。 - 特許庁

To provide a clock signal transmission method by which a fundamental wave and harmonics of a clock signal in a transmission system of the clock signal from a transmission section to a reception section are not produced within an EMI(electromagnetic interference) measurement band and the clock signal can be transmitted within a comparatively narrow band.例文帳に追加

クロック信号の送信部から受信部への伝送系において、クロック信号の基本波及び高調波成分がＥＭＩ測定帯域内で発生せず、かつ比較的狭帯域での伝送が可能なクロック信号伝送方法を提供すること。 - 特許庁

To correct an error in accordance with fluctuation of a clock frequency of a clock oscillator built in a microcomputer to be adopted for multiplex communication equipment of single master system by a LIN protocol, even when the clock frequency may shift from a specified value caused by the clock oscillator.例文帳に追加

ＬＩＮプロトコルによるシングルマスタ方式の多重通信装置に採用するマイコンに内蔵のクロック発振子が要因となり、そのクロック周波数が規定値からずれる場合があっても、このクロック周波数の変動に伴う誤差を補正が可能となるようにする。 - 特許庁

To improve the reliability of detecting that a high-speed oscillator stably generates a high-speed clock signal when being shifted to a normal mode operated by the high-speed clock signal in an information processing system, which is operated by a low-speed clock signal and a high-speed clock signal.例文帳に追加

低速クロック信号と高速クロック信号とにより動作する情報処理システムにおいて、高速クロック信号により動作するノーマルモードへの移行時に、高速発振器から高速クロック信号が安定して生成されていることの検知の信頼性を高める。 - 特許庁

To generate a system clock of a system decoder without receiving the effect of a delay fluctuation caused on a network.例文帳に追加

ネットワーク上で発生した遅延揺らぎの影響を受けずにシステムデコーダのシステムクロックを生成することができるようにする。 - 特許庁

A global positioning system (GPS) system includes a clock module for providing multiple counter values at multiple time points.例文帳に追加

この全地球測位システム（ＧＰＳ）システムは、複数の時点における複数のカウンタ値を提供するためのクロックモジュールを具備する。 - 特許庁

METHOD, LOGICAL DEVICE AND SYSTEM FOR CALCULATING JITTER OF CIRCUIT; AND METHOD, LOGICAL DEVICE AND SYSTEM FOR SYNTHESIZING CLOCK TREE OF CIRCUIT例文帳に追加

回路のジッタを計算する方法、論理装置及びシステム並びに回路のクロックツリーを合成する方法、論理装置及びシステム - 特許庁

To provide a test facility system, with which all applications can be operated at arbitrary simulation time without changing a system clock.例文帳に追加

システムクロックを変更することなく、任意のシミュレーション時刻で全てのアプリケーションを動作可能な試験設備システムを提供する。 - 特許庁

This computer is provided with plural variable clock generating circuits 115 and 116, a clock output switching circuit 117 for switching outputs from those plural variable clock generating circuits, and an operating system 101 having a clock frequency controlling part 111 for controlling the plural variable clock generating circuits 115 and 116 to output different clock frequencies for executing a program and controlling the switching of the clock output switching circuit 117 to select the output of the clock frequencies.例文帳に追加

複数の可変クロック発生回路１１５、１１６と、この複数の可変クロック発生回路からの出力を切替えるクロック出力切替え回路１１７と、複数の可変クロック発生回路１１５、１１６が、プログラムを実行する異なるクロック周波数を出力するように制御するとともに、クロック出力切替え回路１１７がクロック周波数の出力を選択するように切替え制御するクロック周波数制御部１１１を有するオペレーティングシステム１０１とを備えている。 - 特許庁

In a combination circuit 11 which is operated by being synchronized with a system clock, for example, the test circuit which makes a state machine as a verification target, in its test mode, the system clock is supplied only in its active period as the clock in a flip-flop circuit 12 which holds a simulation execution result through a clock enabler 132 to become active by a fact that a clock enable signal is set.例文帳に追加

システムクロックに同期して動作する組合せ回路１１、例えばステートマシンを検証対象とするテスト回路において、そのテストモード時には、シミュレーション実行結果を保持するフリップフロップ１２にはそのクロックとして、クロックイネーブル信号がセットされることでアクティブとなるクロックイネーブラ１３２を通してそのアクティブ期間においてのみシステムクロックを供給するようにする。 - 特許庁

To obtain a clock supply system in an ATM exchange network where it is not required to register in advance a clock extract channel on the occurrence of a channel fault or the like and the clock supply channel is automatically selected.例文帳に追加

回線障害等の発生に対してクロック抽出回線を予め登録しておく必要が無く、自動的にクロック供給回線の選択を行うＡＴＭ交換網におけるクロック供給方式を得る。 - 特許庁

To provide a method and circuit for transferring a clock and a frame which transfers an input SONET (Synchronous Optical Network)/SDH (Synchronous Digital Hierarchy) signal on a system clock by mapping the SONET/SDH signal on an OTN (Optical Transport Network) frame without using an OTN clock.例文帳に追加

入力されたＳＯＮＥＴ／ＳＤＨ信号をＯＴＮクロックを使わずにＯＴＮフレームにマッピングし、システムクロックに乗せ換えることができるクロックとフレームの乗せ換え方法及び回路を提供する。 - 特許庁

As to a delay of the internal clock with respect to the system clock, the timing is hardly deviated even though the synchronization circuit is not used by means of adjusting the edge of the internal clock which becomes a reference by the reference edge specifying register.例文帳に追加

システムクロックに対する内部クロックの遅延を基準エッジ指定レジスタにより基準となる内部クロックのエッジを調整することにより同期回路を用いなくとも大きくタイミングがずれることがない。 - 特許庁

To provide a clock synchronization system, a clock synchronization method, a program, and a recording medium capable of achieving exact clock synchronization by reducing an effect of delay fluctuation of a network without lapsing into an unstable free running state.例文帳に追加

不安定な自走状態に陥ることなく、ネットワークの遅延変動の影響を低減することにより、正確なクロック同期を実現できるクロック同期システム、クロック同期方法、プログラム、及び記録媒体を提供する。 - 特許庁

To provide a logic circuit, a clock skew reduction system and a clock skew reduction method, allowing reduction of a clock skew between respective F/Fs, and allowing reduction of an area of a semiconductor chip to reduce power consumption of a semiconductor integrated circuit.例文帳に追加

各Ｆ／Ｆ間のクロックスキューを削減させ、半導体チップの面積を削減し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供する。 - 特許庁

A clock signal CLK1 or CLK2 is selected without discontinuity by verifying phases of clock selection enable signals EN1, EN2 of two systems supplied from two systems of clock signal sources with an active/standby system configuration.例文帳に追加

現用／予備構成された２系統のクロック信号源から供給される２系統のクロック選択許可信号EN1，EN2の位相を検証することにより、クロック信号CLK1，CLK2を不連続が生ずることなく選択するようにする。 - 特許庁

To provide a pulse delay circuit by a multiple phase clock system where a pulse can be delayed by a multiple phase clock signal which is asynchronous with an input clock signal and input pulse width can be stored.例文帳に追加

入力クロック信号と非同期な多相クロック信号によりパルスを遅延させることができ、入力パルス幅の保存ができる多相クロック方式によるパルス遅延回路を提供することを課題とする。 - 特許庁