「Time clock」に関連した英語例文の一覧と使い方(66ページ目) - Weblio英語例文検索

To provide a timing verifying device and a timing verifying method capable of performing a static timing verification when a clock is generated internally and further performing the static timing verification in a short time even when many parts that do not synchronize with an external clock in static timing verification in developing an LSI.例文帳に追加

本発明は、ＬＳＩを開発する上での静的タイミング検証において、内部でクロックを生成させている場合にも、静的タイミング検証が行え、さらに外部クロックに同期しない部分が多い場合にも、短時間で静的タイミング検証が行えるタイミング検証装置およびタイミング検証方法を提供することを課題とする。 - 特許庁

This display device has one or more inverter circuits for adjusting a delay time between an external clock signal input parts T1, T2 for inputting external clock signals CKH1, CKH2, and a sampling signal generating circuit (shift register) on a substrate 10, and selects only a necessary inverter circuit from them, and connects it to delay a sampling timing of a video signal.例文帳に追加

基板１０上に、外部からのクロック信号ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ１，Ｔ２と、サンプリング信号作成回路（シフトレジスタ）との間に、遅延時間を調整する１以上のインバータ回路を有し、このうち必要なインバータ回路のみを選択し接続して、映像信号のサンプリングタイミングを遅延させる。 - 特許庁

The oscillator circuit 10 generates a constant delay time by use of a current source and a load element to determine a frequency of the clock, and includes an integrator 15 which integrates the clock, a comparator 16 which compares an output voltage of the integrator 15 with a reference voltage Vref, and a variable current source PT which changes a current in accordance with the comparison result of the comparator 16.例文帳に追加

電流源と負荷素子とを用いて一定遅延時間を生成してクロックの周波数を決定する発振回路１０であって、クロックを積分する積分器１５と、積分器１５の出力電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ１６と、コンパレータ１６の比較結果に応じて電流が変化する可変電流源ＰＴとを含む。 - 特許庁

A frequency multiplication circuit 17 counts, by a counter data latch circuit, time equivalent to the period of a reference clock signal PREF on the basis of an oscillation signal RCK outputted from a ring oscillator, generates multiplication clock signals POUT from the counting data and multiplication number setting data by using DCO and supplies them to CPU 12, a memory 13 and a gate array 14.例文帳に追加

周波数逓倍回路１７は、リングオシレータより出力される発振信号ＲＣＫに基づいて、基準クロック信号ＰREF の周期に相当する時間をカウンタ・データラッチ回路によりカウントし、そのカウントデータと逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯにより生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。 - 特許庁

The development period of a data processing device (8) is shortened by allowing phase difference between the first clock signal and the second clock signal to be changeable by changing setting contents of the setting means of the delay time, and by dispensing with reflecting information on phase design in a total system including a peripheral circuit to design of hardware of an external device.例文帳に追加

上記遅延時間設定手段の設定内容の変更により、上記第１クロック信号と上記第２クロック信号との位相差の変更可能とし、周辺回路を含むトータルシステムでの位相設計情報を外部デバイスのハードウェア設計に反映させることを不要とすることで、データ処理装置（８）の開発期間の短縮を図る。 - 特許庁

By adding a pulse generating circuit that generates a single clock using a reversed signal after charging the capacitor as a trigger signal, and furthermore, by inserting a counter circuit that counts a clock signal between a comparator and a latch circuit, a long period of time can be created with signals of the short frequency counted so that the miniaturization of the capacitor is made possible.例文帳に追加

コンデンサに充電した後の反転信号をトリガー信号として1クロックを発生するパルス発生回路を付加し、さらにそのクロック信号をカウントするカウンタ回路をコンパレータとラッチ回路の間に挿入することにより、短い周期の信号をカウントすることで長い時間を作り出すことができ、コンデンサの小型化が可能になった。 - 特許庁

An i-th counter 173i updates a count value Ci every time of input to the rising edge of the reference clock signals S0, and the i-th latch signal output circuit 174i outputs start winning signals SS inputted from an input terminal D as latch signals SLi in synchronism with the rising edge of the delayed clock signals SD.例文帳に追加

第ｉのカウンタ１７３ｉは、基準クロック信号Ｓ０の立ち上がりエッジに入力される毎にカウント値Ｃｉを更新し、第ｉのラッチ信号出力回路１７４ｉは、入力端子Ｄから入力される始動入賞信号ＳＳを遅延クロック信号ＳＤの立ち上がりエッジに同期させてラッチ信号ＳＬｉとして出力する。 - 特許庁

This device includes a layout wiring processing part 112 which carries out the layout wiring of a logical block, a delay calculation part 113 which calculates the delay time of the signal connected to the logical block and a clock signal and delay improvement part 114 which changes the design information so that the signal delay satisfies its constraint and the clock signal is properly delayed.例文帳に追加

回路設計情報を用いて論理ブロックの配置配線を実行する配置配線処理１１２と、論理ブロックに接続されている信号およびクロック信号の遅延時間を計算する遅延計算部１１３と、信号の遅延が制約を満たし、クロック信号が適切に遅延するように設計情報を変更する遅延改良部１１４を備える。 - 特許庁

To provide a wireless communication apparatus, its communication method and a wireless communication system employing the same, wherein a slave, which has become a dynamic master, communicates with other slaves while using the same frequency-hopping sequence and clock of its original master, saving the time for the dynamic master to transmit its own frequency- hopping sequence and clock to its slaves.例文帳に追加

ダイナミックマスターになったスレーブが元のマスターの周波数ホッピングシーケンスとクロックをそのまま使用しながらスレーブ等と通信することによって、ダイナミックマスターが自身の周波数ホッピングシーケンスとクロックをスレーブらに伝送する必要がなくなって時間が節約される無線通信機器及びその通信方法及びこれを適用した無線通信システムを提供する。 - 特許庁

A master side optical transmission device 2 generates an Ethernet phase pulse having a predetermined division ratio based on an Ethernet clock extracted from an Ethernet signal, generates an OTN (Optical Transport Network) frame pulse having a predetermined division ratio based on an OTN clock, compares the Ethernet phase pulse and the OTN frame pulse with each other with respect to a phase, and generates a time stamp.例文帳に追加

マスタ側光伝送装置２において、イーサネット信号から抽出されたイーサネットクロックに基づき、所定の分周比を有するイーサネット位相パルスを生成するとともに、ＯＴＮクロックに基づき、所定の分周比を有するＯＴＮフレームパルスを生成し、イーサネット位相パルス及びＯＴＮフレームパルスの位相を比較し、タイムスタンプを生成する。 - 特許庁

This synchronous circuit designing method is provided with a step S101 to extract flip-flops, a step S102 to automatically layout the flip- flops, a step S103 to generate a clock tree of the flip-flops, a step S104 to detect clock delay time to the flip-flops, and a step S106 to conduct automatic layout wiring.例文帳に追加

本発明の同期回路設計方法は、フリップフロップを抽出するステップＳ１０１と、フリップフロップを自動配置するステップＳ１０２と、フリップフロップのクロックツリーを生成するステップＳ１０３と、フリップフロップへのクロック遅延時間を検出するステップＳ１０４と、論理合成を行うステップＳ１０５と、自動配置配線を行うステップＳ１０６と、を備える。 - 特許庁

In a HMW signal detector, a code determining part compares a basic wobble signal with a set reference level, detects a pulse representing the time shift analogously, and determines digitally a code value of the basic wobble signal from pulse width indicating a direction using a channel clock signal and a wobble clock signal generated in a PLL.例文帳に追加

ＨＭＷ信号検出器では、コード決定部が基礎ウォッブル信号と設定された基準レベルとを比較して、時間変化方向性を示すパルスをアナログ的に検出し、ＰＬＬで生成されたチャンネルクロック信号及びウォッブルクロック信号を用いて、方向性を示すパルス幅から前記基礎ウォッブル信号のコード値をデジタル的に決定する光ディスクドライブである。 - 特許庁

The reset circuit equipped with a delay circuit (timer 12) having a plurality of counter circuits (counters C1-C3) for counting the clock signals is constituted so that the delay time of a reset signal indicating the reset release can be changed by changing the number of stages of the counter circuits for counting the clock signals according to the voltage applied to a predetermined external terminal (terminal P4).例文帳に追加

クロック信号を計数する複数のカウンタ回路（カウンタＣ１〜Ｃ３）を有する遅延回路（タイマー部１２）を備えたリセット回路において、所定の外部端子（端子Ｐ４）に印加される電圧に応じて、前記クロック信号を計数する前記カウンタ回路の段数を変更させ、リセット解除を示すリセット信号の遅延時間を変更可能に構成した。 - 特許庁

This electronic camera having a world clock function is equipped with a non-volatile memory 42 for storing a specified city information, a readout means 45 for reading out the city information from the memory 42 at the battery exchanging time, and a setting means 45 for setting the city information read out by the readout means 45 in the world clock.例文帳に追加

世界時計機能を有する電子カメラであって、所定の都市情報を記憶するための不揮発性メモリ４２と、電池装填時に、前記不揮発性メモリから都市情報を読み出すための読み出し手段４５と、前記世界時計に対して、前記読み出し手段により読み出された都市情報を設定するための設定手段４５とを備えた。 - 特許庁

Further, a transparent hole 2a with a clock dial 2b therearound is provided on the front side of a body case 1, a recording paper attaching plate 11 is disposed which is rotated at a fixed speed by the clock mechanism 5, and thus present time can be displayed by a recording-paper positioning guide pin 11b provided on the attaching plate 11.例文帳に追加

また本体ケース１の前面側に透明窓２ａを設けると共に、その周囲に時刻目盛２ｂを設け、上記透明窓の内方に前記の時計機構５により所定の速度で回転する記録紙取付板１１を配置し、その記録紙取付板１１に設けた記録紙の位置決め用ガイドピン１１ｂにより現在時刻を表示させることもできる。 - 特許庁

To provide a FIFO (First In FIrst Out) memory control circuit for carrying out data transfer adequately between image processing systems with different source clocks, by preventing a change in specification of read-out and write-in clock frequencies, data erasure caused by overwrite in a wide range of clock frequencies or two time read-out, and making circuit appropriation possible easily.例文帳に追加

読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路を提供する。 - 特許庁

A data transition detection circuit 4 detects the data transition of an input data signal IDA; and a synchronizing clock generation circuit 3 generates a pulse synchronizing with the data transition from a clock, and generating a synchronizing pulse delayed by prescribed time to output a latch data signal obtained by latching the input data signal IDA by the delayed synchronizing pulse.例文帳に追加

データ遷移検知回路４によって入力データ信号ＩＤＡのデータ遷移を検出し、同期クロック生成回路３によって、クロックからこのデータ遷移に同期するパルスを生成して所定時間遅延した同期パルスを生成し、この遅延した同期パルスで入力データ信号ＩＤＡをラッチしたラッチデータ信号を出力する。 - 特許庁

A formula for calculating the optimum modulation waveform is obtained as a solution of a differential equation obtained on the basis of a derivative of a frequency change in a clock signal with respect to a time and of a maximum value of the sum of impulse responses at each period of a modulation wave and is a formula of modulating the clock signal so that levels of harmonics are almost made flat.例文帳に追加

該最適変調波形を算出する式は，クロック信号の周波数変化の時間微分と変調波の各周期におけるインパルス応答の和の最大値に関する式に基づいて得られる微分方程式の解として得られるものであって，各高調波のレベルがほぼ平坦になるようにクロック信号を変調する式である。 - 特許庁

After a counter value is set to the predetermined number, a counter 7 subtracts one counter value each time one reference clock PS0 is counted, and when the counter value becomes "0", outputs a carry signal C-SEL (reference clock PS0 for one cycle) in an H level from a carry terminal 7d, and resets the above mentioned counter value to the above mentioned predetermined number.例文帳に追加

カウンタ７は、カウンタ値が所定数に設定された後、基準クロックＰＳ０を１つ計数する毎に１つカウンタ値を減算し、カウンタ値が「０」になると、ｃａｒｒｙ端子７ｄからＨレベルのキャリー信号Ｃ−ＳＥＬ（基準クロックＰＳ０の１周期分）を出力する共に、前記カウンタ値を前記所定数にリセットする。 - 特許庁

According to this invention, phase comparison between an optical signal data string and an optical clock signal and encoding the optical signal by another optical signal are performed at the same time, therefore, the optical receiver automatically establishes/maintains an optimal phase state without being fundamentally influenced by phase fluctuation in the signal route and operates as a total optical type optical receiver for reproducing the optical data and the optical clock.例文帳に追加

本発明は，光信号データ列と光クロック信号の位相比較と，光信号による光信号の符号化を同時に行うため，原理的に信号経路での位相変動の影響を受けることなく自動的に最適位相状態を確立/保持し，光データと光クロックを再生する全光型光受信器として動作する。 - 特許庁

A PBX managing extension phones is provided with a collation processing section 10 that obtains a correction value, on the basis of statistical processing of past call times depending on call recording received from external communication enterprises and recording by a clock possessed by the PBX itself and with a correction section 13, that corrects a current speech time with a call time correction value 12 by the collation processing section to estimate the call time.例文帳に追加

複数の内線電話類を管理するＰＢＸにおいて、外部の通信業者が通知する呼記録とＰＢＸが自身で持つ時計による記録とにより過去の通話時間の統計処理による補正値を得る照合処理部１０と、照合処理部による通話時間補正値１２により現在の通話時間を補正して通話時間を推定する補正部１３とを備えた。 - 特許庁

That the position of a reservation application device 10 at which a positional acquisition part 14 acquires and the time at which a clock 16 acquires agree with the position and the time recorded in the application service recording part 12 means that the user carrying with the reservation application device 10 comes to get on the train at the position and time to hope to get on the train actually.例文帳に追加

ここで、位置取得部１４の取得した予約申請装置１０の位置および時計１６の取得した時刻が、申請サービス記録部１２に記録された位置および時間に合致するということは、予約申請装置１０を携帯するユーザが実際に列車に乗車することを希望する位置および時間に列車に乗車しに現れたということになる。 - 特許庁

At the time of deciding that current time is within the validity of license information on the basis of time information indicated by the internal clock 52 or the application counter 84 when a contents reproducing instruction is received, a system control part 61 checks a viewing flag of a license server 4, and when the viewing flag indicates a viewable state, controls a GUI control part 62 to reproduce contents.例文帳に追加

システム制御部６１は、コンテンツの再生指示を受けた場合、内部時計５２またはアプリケーションカウンタ８４が示す時刻情報に基づいて、現在時刻がライセンス情報の有効期限内であると判定した場合、サーバインタフェース６３を介して、ライセンスサーバ４の視聴フラグを確認し、視聴フラグが視聴可能を示すとき、ＧＵＩ制御部６２を制御し、コンテンツを再生させる。 - 特許庁

To provide a time information acquiring system for allowing various pieces of equipment/devices requiring clock information such as a time recorder or parking lot management device to easily acquire accurate time information without being affected by any radio wave receiving conditions, and for allowing a maker or a store of those various pieces of equipment/devices to easily collect customer information.例文帳に追加

タイムレコーダや駐車場管理装置のような時計情報を必要とする各種の機器・装置に対して、電波受信状況に左右されることなく正確な時刻情報を容易に取得させることができると共に、各種機器・装置のメーカーや販売店に対して、顧客情報を容易に収集できるように工夫した時刻情報取得システムを提供する。 - 特許庁

To provide a multi-beam image forming device by which the deviation of the write-in position of plural light beams in a main scanning direction is highly accurately maintained even though the delay time of a delay picture element clock signal is fluctuated and whose image quality is improved.例文帳に追加

遅延画素クロック信号の遅延時間が変動しても、複数の光ビームの書込位置の主走査方向へのずれを高い精度で維持することができ、画質を向上させたマルチビーム画像形成装置を提供する。 - 特許庁

When the processing time of the logic circuit block 12 increases by fluctuation of operation environment and the like to delay the output of processing result data, the timing of the clock signal to be supplied to the FF 23 and 24 is delayed by the same fluctuation of the operation environment.例文帳に追加

動作環境等の変動で論理回路ブロック１２の処理時間が増加し、処理結果のデータの出力が遅れると、同じ動作環境等の変動によって、ＦＦ２３，２４に供給されるクロック信号のタイミングも遅延する。 - 特許庁

Based on the performance start signals, the respective audio mixers B2, C3 generate alarm sound to prompt starting of performance, and generates alarm sound in accordance with a tempo for prompting accurate performance operation according to the time of a radio wave controlled clock 24.例文帳に追加

各オーディオ・ミキサーＢ２，Ｃ３は、演奏開始信号に基づいて、演奏開始を促すための報知音を発生し、電波時計２４による時刻に従い、正確な演奏操作を促すためのテンポに従った報知音を発生する。 - 特許庁

To provide a remote monitoring system capable of reducing the number of times of connection to a fee-charging network and reducing an extra communication cost, to adjust the time of each clock in a plurality of apparatus-side controllers connected through a network.例文帳に追加

ネットワークを介して接続された複数の機器側コントローラ内の時計時刻を合わせるために、有料ネットワークへの接続回数を減少して余分な通信費用を削減することができる遠隔監視システムを提供する。 - 特許庁

Time information generation sources used by the printing server 20, the printer 30, and the printer 40, are an NTP server 50, an RTC 34, and an internal system clock 21a, respectively.例文帳に追加

プリントサーバ２０が利用する時刻情報発生源はＮＴＰサーバ５０であり、第１プリンタ３０が利用する時刻情報発生源はＲＴＣ３４であり、第２プリンタ４０が利用する時刻情報発生源は内部システムクロック２１ａである。 - 特許庁

Normally, a CPU 130 monitors the voltage of secondary battery 200, and if the remaining capacity of the secondary battery 200 decreases to a value that is required for backing up a real-time clock(RTC) 110, shift is made for an operation mode to a standby mode.例文帳に追加

通常時、ＣＰＵ１３０は二次電池２００の電圧をモニターしており、二次電池２００の電池残量がＲＴＣ１１０をバックアップするために必要な値まで減った場合、動作モードをスタンバイモードに遷移させる。 - 特許庁

The measuring server 16 detects a position of the tag 13 on a two-dimensional or three-dimensional coordinate, based on a pulse signal reception clock time of each communication base station 14, a position of each communication base station 14 and a propagation velocity of the pulse signal.例文帳に追加

測定用サーバー１６は、各通信基地局１４におけるパルス信号受信時刻と、各通信基地局１４の位置と、パルス信号の伝搬速度とから、タグ１３の２次元又は３次元座標上の位置を検出する。 - 特許庁

Even when the operating speed of a processor is decreased due to a temperature rise during the operation of the processor, since the delay time of the delayed clock can be readjusted in matching with the decreased speed, the operation of the processor can always be stabilized.例文帳に追加

本発明では、プロセッサの動作中に、温度上昇等によりプロセッサの動作速度が低下しても、低下した速度に合うように遅延クロックの遅延時間を再調整できるため、プロセッサの動作を常に安定させることができる。 - 特許庁

The pulse output means changes the division ratio of the clock based on a comparison result obtained by the comparison means and the detection result obtained by the temperature detection means for every predetermined time, and controls a drive frequency of the switching means so as to reach the target value.例文帳に追加

パルス出力手段は、所定時間毎に比較手段の比較結果と温度検出手段の検出結果によりクロックの分周比を変化させ、目標値に到達するようにスイッチング手段の駆動周波数を制御する。 - 特許庁

When the method is a combination method, a circulation password is generated from the day and time of the clock part 22, the registered password 302 and the circulation rule 304 (S906), and a division password is generated from the generated circulation password and the division rule 305 (S907).例文帳に追加

併用方式の場合、時計部２２の日時、登録パスワード３０２及び巡回規則３０４から巡回パスワードを生成し（Ｓ９０６）、生成した巡回パスワード及び分割規則３０５から分割パスワードを生成する（Ｓ９０７）。 - 特許庁

A power source part 1 is provided with a power supply stop detecting means 11 and a clock means 4, to which a backup power source 6 is applied, and a time data storage means 5 are connected to a control means 2 to which power is supplied from the power source part.例文帳に追加

電源部（１）に電源供給停止検知手段（１１）を設け、電源部から電源を供給される制御手段（２）に、バックアップ電源（６）を与えられる時計手段（４）と時刻データ記憶手段（５）を接続した。 - 特許庁

On the occasion of testing the two variable delay circuits 3 and 17, the delay time for testing is set on the circuits 3 and 17 and the reference clock signal delayed through the reference variable delay circuit 3 is input to the strobe variable delay circuit 17.例文帳に追加

両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。 - 特許庁

To reduce power consumption by shortening the time for synchronizing a transmission command signal with a PN signal when confirming whether the transmission command signal is received without increasing the size of a circuit performing a clock operation.例文帳に追加

クロック動作する回路規模を押さえつつ、送信コマンド信号を受信したか否かを確認する際に、送信コマンド信号とＰＮ信号とを同期させる時間を短くすることにより消費電力を低減することを目的とする。 - 特許庁

To provide a sound packet reproducing device capable of outputting a high quality sound to a sound receiving terminal by accurately correcting clock deviation in an asynchronous real time communication type telephone service, and to provide a communication terminal and a program.例文帳に追加

非同期なリアルタイムパケット通信型の電話サービスについて、クロックずれを正確に補正することにより、受話端末に高品質な音声を出力することができる音声パケット再生装置、通信端末及びプログラムを提供する。 - 特許庁

An optical coupler 204 multiplexes the optical time division multiplexing signal input from an optical signal input part of the clock phase synchronization circuit 201 and a direct frequency shift modulation signal output from the direct modulation light source 203.例文帳に追加

光結合器２０４は、クロック位相同期回路２０１の光信号入力部から入力された光時分割多重信号と直接変調光源２０３から出力された直接周波数偏移変調信号とを合波する。 - 特許庁

To provide a chip set having a simple data interface even when two systems when hand-over simultaneously occur by stopping the function of a modem operating at a high clock rate in a short time by reducing the number of the chips.例文帳に追加

チップ数を減少させ、高レートクロックで動作するモデム部の機能停止を短時間で行い、ハンドオーバー時における二つのシステムを同時起動させる場合でも、データインターフェースが簡単であるデュアルモード端末用チッピセットを提供する。 - 特許庁

A signal processing circuit 23 makes the signals of two or more image transmission lines selected from the plural image transmission lines into a single data transmission line signal in time-division manner and coverts them into data signals synchronizing with a data clock.例文帳に追加

信号処理回路２３は複数の画像伝送線から選択される２本以上の画像伝送線の信号を、時分割して１本のデータ伝送線の信号とし、データクロックに同期したからなるデータ信号に変換する。 - 特許庁

Then, the period t0-80 and a jitter portion toff of a sampling clock are subtracted from a known one pixel period tdot, to thereby calculate a period from the point of time when the voltage level of the image signal reaches 80% to the optimum sampling timing topt.例文帳に追加

そして、既知である１画素期間ｔdotから期間ｔ0_80及びサンプリングクロックのジッタ分ｔoffを減算すれば、映像信号の電圧レベルが８０％となった時点から最適なサンプリングタイミングｔoptまでの期間を算出する。 - 特許庁

Then, the delay computation in consideration of the ASPN using the delay difference coefficient is performed about the remaining data path circuits (also including a clock path circuit) of the semiconductor integrated circuit, and at that time, the delay difference coefficient is commonly used for the plurality of data path circuits.例文帳に追加

そして、半導体集積回路の残りのデータパス回路（クロックパス回路も含む）について、遅延差係数を用いたAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。 - 特許庁

The signal input combiner 4 combines with a multitude of additional pulses M between synchronous pulses S and a synchronous pulse S as an acoustic signal having longer clock period than the transmission time of the sound from one end to the other end of the moving path.例文帳に追加

信号入力結合器４は、移動路の一端から他端までの音の伝搬時間よりも長いクロック周期を有する音響信号としての同期パルスＳ及び同期パルスＳ間の多数の付加パルスＭに結合する。 - 特許庁

When the clock circuit 32 points the time preserved in the memory 31, a message preserved in the memory 31 is transmitted to an address, which is indicated by data preserved in the memory 31, through the modem 33 by the control circuit 21.例文帳に追加

この制御回路２１により、時計回路３２がメモリ３１に保存されている時刻になったとき、メモリ３１に保存されているメッセージを、モデム３３を通じて、メモリ３１に保存されているデータの示すアドレスに向けて送信する。 - 特許庁