「Two-Bit」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

For example, respective memory cells (e.g. MCO) are composed of two NMOS transistors (MN40t, MN40b), a drain of the MN40t is connected to a bit line BLTm being as one complementary bit line, and a drain of the MN40b is connected to a bit line BLBm as the other complementary bit line.例文帳に追加

例えば、各メモリセル（例えばＭＣ０）を２個のＮＭＯＳトランジスタ（ＭＮ４０ｔ，ＭＮ４０ｂ）で構成し、ＭＮ４０ｔのドレインを相補ビット線の一方となるビット線ＢＬＴｍに接続し、ＭＮ４０ｂのドレインを相補ビット線の他方となるビット線ＢＬＢｍに接続する。 - 特許庁

In another embodiment, high voltage transistors are used to selectively isolate the bit lines from and couple the bit lines to a peripheral circuit in pairs so that each high voltage transistor is shared by two bit lines.例文帳に追加

他の実施形態においては、高電圧トランジスタが選択的にビット線を周辺回路から分離し、ビット線を周辺回路へ対として接続するために使用され、それぞれの高電圧トランジスタが２本のビット線によって共有される。 - 特許庁

In the nonvolatile storage circuit, each memory cell is coupled with one first bit line corresponding to a plurality of first bit lines, and each of two first bit lines is coupled with one corresponding first amplifier circuit via a selection circuit.例文帳に追加

不揮発記憶回路は、各々のメモリセルは複数の第１ビット線の対応する１つの第１ビット線に結合され、２つの第１ビット線の各々は選択回路を介して対応する１つの第１増幅回路に結合される。 - 特許庁

An NOT gate is realized by the interaction of two (1/2)-spin inner products and a 1-bit addition gate under the consideration of advancing is realize by the generation of a two level system and the interaction of the coupling of an annihilation operator and the state transition operator of a three level system.例文帳に追加

２つの(1/2)-スピン内積の相互作用により否定ゲートを、二順位系の生成、消滅演算子と三順位系の状態遷移演算子の結合による相互作用により、繰り上げを考慮した1-bit加算ゲートを実現する。 - 特許庁

A line of first two color developing bit data for developing magenta and black and a line of second two color developing bit data for developing cyan and black are generated based on a line of three color developing pixel data.例文帳に追加

マゼンタ及びブラックを発色させる第１の一ライン分の二色発色ビットデータと、シアン及びブラックを発色させる第２の一ライン分の二色発色ビットデータとを一ライン分の三色発色画素データに基づいて作成する。 - 特許庁

At the time of data holding mode, a mode is shifted from a state in which data is stored with one bit/one cell at the time of normal operation mode to a twin cell mode in which information is stored with one bit/two cells.例文帳に追加

データ保持モード時においては、通常動作モード時に１ビット／１セルでデータを記憶している状態から１ビット／２セルで情報を記憶するツインセルモードに移行する。 - 特許庁

In the expansion processing, one bit value representing one dot is converted into a two bit gray level which can be processed by a print engine and expanded to the number of bits equal to the least common multiple.例文帳に追加

拡張処理では、１ドットを表現する１ビットの値を印刷エンジンで処理可能な２ビットの階調値に変換して、前記最小公倍数と等しいビット数に拡張する。 - 特許庁

Original one-bit data are converted into an optical signal of a 2-bit data pair to be transmitted at a transfer rate being two times as fast as a USB transfer rate in the order of D+ and D- signals or in a reverse order.例文帳に追加

ＵＳＢ転送レートの２倍の転送レートで、Ｄ＋，Ｄ−信号の順に、またはその逆に、本来１ビットのデータを２ビットデータ対として光信号に変換して伝送する。 - 特許庁

For instance, in a BS(Broadcasting Satellite) digital broadcasting, there are one case where the Viterbi decode signal is outputted with one-bit width and the other case where the Viterbi decode signal is outputted with two-bit width according to a modulation method.例文帳に追加

たとえば、ＢＳディジタル放送では、変調方式によって、ビタビ復号出力が１ビット幅で出力される場合と、２ビット幅で出力される場合とがある。 - 特許庁

When a memory cell MC12 is read out, a discharge transistor selecting circuit 47 discharges selectively a bit line BL2 connected to the memory cell MC12 and two bit lines BL0, BL1 being adjacent to it.例文帳に追加

放電トランジスタ選択回路４７は、メモリセルＭＣ12を読み出す際に、メモリセルＭＣ12に接続されたビット線ＢＬ2とそれに隣接する２本のビット線ＢＬ0,ＢＬ1とを選択的に放電する。 - 特許庁

In final bit stream generation 7, frequency information for Hofmann table generation is included in an output bit stream, and the frequency information has contents by which the conventional two-dimensional Hofmann table can be generated.例文帳に追加

最後のビットストリーム生成７では、出力ビットストリームに、ハフマンテーブル生成用の頻度情報を含ませるが、その頻度情報は従来の二次元ハフマンテーブルを生成できる内容をもつ。 - 特許庁

In the recording layer 4, recording of information for every bit unit is performed by changing a refractive index of the two photon absorption material in a region predetermined for every bit unit.例文帳に追加

記録層４は、ビット単位ごとに予め定められる領域の二光子吸収材料の屈折率を変化させることによりビット単位ごとの情報の記録が行われる。 - 特許庁

A signal switch 150 generates a bit stream Sca for digital broadcasting by selectively outputting the two kinds of bit streams Sc1 and Sc2 in accordance with the advertisement selection control signal Ccm.例文帳に追加

信号切換器１５０は、上記２種類のビットストリームＳc1とＳc2とを広告選択制御信号に応じて選択して出力することで、デジタル放送用ビットストリームＳcaを生成する。 - 特許庁

The signal evaluation device divides the two-dimensional reproduction signal into bright pixel values corresponding to a recording bit "1" and dark pixel values corresponding to a recording bit "0" by a switch 3.例文帳に追加

本発明に係る信号評価装置では、スイッチ３によって、前記２次元再生信号を、記録ビット「１」に対応する明ピクセル値と、記録ビット「０」に対応する暗ピクセル値とに区分する。 - 特許庁

A compression/expansion section outputs sequentially and repetitively 8-bit luminance data Y by two blocks and color difference data Cb, Cr in 8-bit by one block (A), to a buffer memory section.例文帳に追加

圧縮／伸長部より２ブロック分の８ビットの輝度データＹ、１ブロック分の８ビットの色差データＣｂ，Ｃｒをこの順に繰り返し出力させ（図３Ａ）、バッファメモリ部に供給する。 - 特許庁

The communication device on the reception side receives, as valid data, either one bit data after a second bit among the data group having the same data of at least continuous two bits of the received data.例文帳に追加

受信側の通信装置は、受信したデータの少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信する。 - 特許庁

After digitizing the secret information to be sent and converting it to a bit string, the bit string is ciphered by a cipher key 5 by a ciphering device 1 and then, divided into two data in a division device 6.例文帳に追加

送りたい秘密の情報をデジタル化してビット列に変換した後、暗号化装置１により、ビット列を暗号鍵５で暗号化した後、分割装置６で２つのデータに分割する。 - 特許庁

A node contact electrode NC is provided on the opposite side of the bit contact electrode BC across each of the two word lines WL that are adjacent to each other with the bit contact electrode BC therebetween.例文帳に追加

ビットコンタクト電極ＢＣを挟んで隣接する２本のワード線ＷＬのそれぞれを間にしてビットコンタクト電極ＢＣと反対側に、ノードコンタクト電極ＮＣが設けられている。 - 特許庁

In addition, a charge retention layer 9 is provided below each word line 5 between adjacent two bit lines 3.例文帳に追加

また、隣接する２つのビット線３の間であって、各ワード線５の下方には電荷保持層９が設けられている。 - 特許庁

The input terminals of each logic gate are coupled to receive signals from two of the local read bit lines.例文帳に追加

各論理ゲートの入力ターミナルは、二つのローカル読み取りビット線から信号を受信するように連結されている。 - 特許庁

A dual port DRAM cell of a memory cell array circuit 110 has two ports and a bit line is connected to each of the ports.例文帳に追加

メモリセルアレイ回路１１０のデュアルポートＤＲＡＭセルは２つのポートを有し、各ポートにビット線が接続されている。 - 特許庁

When the option equipment has two stages, the one-bit ID of each of option equipment is set by inverters 11-3 and 12-3.例文帳に追加

オプション機器が２段の場合、各オプション機器の１ビットＩＤをインバータ１１−３、１２−３により設定する。 - 特許庁

To provide a gray code counter, with which skip counting is enabled and the number of bit transitions in skip counting is two at all the time.例文帳に追加

飛び越しカウントを可能とし、且つ飛び越しカウント時のビット遷移数を常に２個とするグレーコードカウンタを提供する。 - 特許庁

To provide a nonvolatile memory device with a two-bit cell structure, which has enhanced programming efficiency and a reduced size and is produced at lower costs.例文帳に追加

２ビットセル構造を持つ不揮発性メモリー装置に於いて、プログラミング効率を改善し、小型化し、コストを低減する。 - 特許庁

This Y decoder 1 is connected to two bit lines 3, 4, the X decoder 2 is connected to four word lines 5-8.例文帳に追加

このＹデコーダ１は、２本のビット線３，４と接続され、Ｘデコーダ２は、４本のワード線５〜８と接続されている。 - 特許庁

To provide a gray code counterby which an interlaced counting is attained and the number of bit transitions in the interlaced counting is made two at all times.例文帳に追加

飛び越しカウントを可能とし、且つ飛び越しカウント時のビット遷移数を常に２個とするグレーコードカウンタを提供する。 - 特許庁

A complementary value is written in spare memory cells of two cells, and stored one bit is read out by connecting these cells to a sense amplifier.例文帳に追加

相補な値をスペアメモリセル２セルに書込み、これらのセルをセンスアンプに接続することにより記憶した１ビットを読出す。 - 特許庁

To execute splicing two compressed bit streams with a time scale having higher predictability while maintaining high image quality.例文帳に追加

圧縮された二つのビットストリームを接合（スプライス）する際、高画質維持を図り、より予測性の高いタイムスケールで実行する。 - 特許庁

The first and second digital outputs are averaged, and the lowest bit is represented by two bits.例文帳に追加

そして、演算回路により、この第１および第２のデジタル出力を平均化して最下位ビットを２ビットで表現する。 - 特許庁

Each header byte Ck of a codeword quad is redefined as comprising two interleaved (m/2) bit nibbles, e_k, o_k.例文帳に追加

符号語カッドの各ヘッダ・バイトｃ_Ｋは、２つのインターリーブされた（ｍ／２）ビット・ニブル、ｅ_ｋ、ｏ_Ｋを含むように再定義される。 - 特許庁

However, this key consists of two parts - a 56 bit DES encryption key and 64 bits of random data used as the authenticator.例文帳に追加

しかし、このキーは 2 つの部分、すなわち 56 ビット DES 暗号キーと認証に使用する 64 ビットのランダムなデータから構成される。 - XFree86

Each memory is connected through a common bit line in which two cells are a drain or a source, and a memory array is constituted by arranging a plurality of unit memory arrays of this two cells.例文帳に追加

各メモリは２セルがドレイン又はソースとなる共通ビット線を介しして接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。 - 特許庁

The power series of weights preferably is a base-two power series of weights, each weight in the base-two power series including an associated count that represents a bit position.例文帳に追加

重みのべき級数は、好ましくは、重みの２を底とするべき級数であり、この２を底とするべき級数の各重みは、ビット位置を表す連合されたカウントを含む。 - 特許庁

Each of the memory cells MCi is connected between the bit lines BLn and BLnB, and composed of two access transistors T1 and T2, and two ferroelectric capacitors CF1 and CF2.例文帳に追加

メモリセル各々ＭＣｉはビットラインＢＬｎ，ＢＬｎＢの間に連結されて２個のアクセストランジスタＴ１，Ｔ２及び２個の強誘電体キャパシタＣＦ１，ＣＦ２で構成される。 - 特許庁

A memory cell group block constituted of cross points is controlled by means of laterally divided two work line control blocks, vertically divided two bit line control blocks, and a switch group block.例文帳に追加

クロスポイント構成のメモリセル群ブロックを左右２個分けたワード線制御ブロックと上下２個に分けたビット線制御ブロックとスイッチ群ブロックによって制御する。 - 特許庁

To provide a semiconductor memory device which accurately detects, for example, a short circuit failure by applying stress between two bit lines connected to adjacent two memory cells.例文帳に追加

隣接する２つのメモリセルに接続される２本のビット線の間でストレスを印加して、ショート不良等を的確に検知可能な半導体記憶装置を提供する。 - 特許庁

Each memory is connected through a common bit line in which two cells are a drain or a source, and the memory array is constituted by arranging a plurality of unit memory arrays of the two cells.例文帳に追加

各メモリは２セルがドレイン又はソースとなる共通ビット線を介しして接続されており、この２セルの単位メモリアレイを複数並べることによりメモリアレイを構成する。 - 特許庁

The fixed terminal station B receives two frequency waves of the downlink signal f (h1) and downlink signal f (L1) to correct a propagation delay from both the satellite, combining the two frequency waves by bit.例文帳に追加

固定端末局Ｂは、ダウンリンク信号ｆ（ｈ１）とダウンリンク信号ｆ（Ｌ１）との２周波を受信し、両衛星からの伝播遅延を補正し、ビット単位で合成する。 - 特許庁

In a writing operation, each of the two memory cells coupled with the two first bit lines coupled with one first amplifier circuit stores different data.例文帳に追加

書き込み動作において、１つの第１増幅回路に結合されたところの２つの第１ビット線に結合された２つのメモリセルの各々は異なるデータを格納する。 - 特許庁

For transmitting one status signal (ON, OFF signal) in own system, it is converted to a two-bit signal (1, 0) or (0, 1) and transmitted to other system over two signal lines.例文帳に追加

自系の１つの状態信号（ＯＮ、ＯＦＦ信号）を送信する際、２ビットの（１，０）または（０，１）信号に変換し、２つの信号ラインを用いて他系へ送信する。 - 特許庁

In a step S1, a context generation register is subjected to '0' clearing, the first pixel (1A) of the previous line is stored in a bit 4 of the context generation register, the second pixel (1B) of the previous line is stored in a bit 3, and the first pixel (0A) of two lines previous is stored in a bit 0 respectively.例文帳に追加

ステップＳ１で、コンテクスト生成レジスタを“０”クリアしてから、コンテクスト生成レジスタのビット４に前ラインの先頭画素［１Ａ］を、ビット３に前ラインの次の画素［１Ｂ］を、ビット０に前々ラインの先頭画素［０Ａ］をそれぞれ格納しておく。 - 特許庁

Write data in 16-bit by two blocks are generated corresponding to the 8-bit luminance data Y by 2 blocks and the 8-bit color difference data Cb, Cr by 1 block (B, C) and fed sequentially to a frame memory from a buffer memory section in the unit of blocks.例文帳に追加

２ブロック分の８ビットの輝度データＹ、１ブロック分の８ビットの色差データＣｂ，Ｃｒに対応して、２ブロック分の１６ビットの書き込みデータを生成し（図３Ｂ，Ｃ）、バッファメモリ部よりフレームメモリにブロック単位で順次供給して書き込みをする。 - 特許庁

A plurality of bit lines for inputting/outputting data for a memory cell 1 arranged in a matrix form are constituted of a plurality of bit line pairs BLP1 to BLP4 repeatedly arranged by setting two bit lines connected to the same sense amplifier as a pair.例文帳に追加

マトリックス状に配置されたメモリセル１に対しデータの入出力を行う複数のビット線が、同一のセンスアンプに接続された２本のビット線を対として繰り返し配置した複数のビット線対ＢＬＰ１〜ＢＬＰ４から構成されている。 - 特許庁

To provide a method for reading dual bit memory cells and a y- decoder system configured for reading two sides by using a multi-reference cell by reading two sides especially in reading of dual bit memory cells.例文帳に追加

本発明の課題は、デュアルビット・メモリセルの読み取りに関し、特に、２サイドの読み取りによってマルチリファレンスセルを使用してデュアルビット・メモリセルを読み取る方法及び２サイド読取用に構成されたｙ−デコーダ装置を提供することを目的とする。 - 特許庁

When nonvolatile memory cells which can store two bits in one memory cell and in which current are made to flow bi-directionally are used, a bias power source potential is also given to a bit line BL4 being adjacent to two bit lines BL2, BL3 in which a sense current is made to flow.例文帳に追加

２ビットを１メモリセルに記憶することができ、双方向に電流を流す不揮発性メモリセルを用いる場合に、センス電流を流す２つのビット線ＢＬ２、ＢＬ３に隣接するビット線ＢＬ４にもバイアス電源電位を与える。 - 特許庁