「bit configuration」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A system includes a magnetic recording medium having a magnetic layer with features in a discrete track configuration or a bit patterned configuration and an underlayer adjacent to the magnetic layer, the underlayer comprising a material capable of forming surface plasmon resonance; and a magnetic head having: a writer for writing to the medium; and a near-field transducer for heating the medium for thermally assisted recording.例文帳に追加

システムは、ディスクリートトラック構成またはビットパターン構成の特徴部を備える磁気層、および磁気層に隣接した下地層であって、表面プラズモン共鳴の形成が可能な材料を有する下地層を有する磁気記録媒体と、磁気ヘッドであって、媒体に書き込むための書込部および熱アシスト記録のために媒体を加熱する近接場トランスデューサを有する磁気ヘッドとを含む。 - 特許庁

When a start button of an operation panel 101 is pressed, a CPU 100 sets the entry of LOs/L1 of a control bit of ASPM of a link control register as "disable" by performing configuration right access to configuration registers 109a-112a in PCIe interface circuits 109-112.例文帳に追加

操作パネル１０１のスタートボタンを押下すると、ＣＰＵ１００は、ＰＣＩｅインタフェース回路１０９〜１１２内のコンフィギュレーションレジスタ１０９ａ〜１１２ａにコンフィギュレーションライトアクセスすることで、リンクコントロールレジスタのＡＳＰＭの制御ビットのＬ０ｓ／Ｌ１のエントリーを“ディセーブル”に設定する。 - 特許庁

Through the configuration above, since the efficiency of the bit rate associated with a clock speed is considerably improved and optimum data are selected from the received data sampled by each clock, the received data can accurately be reproduced without being affected by noises or the like caused at clock switching.例文帳に追加

このような構成では、ビットレートの効率が大幅に向上し、また、各クロックでサンプリングした受信データから最適なデータを選択するようにしたので、クロックの切替で発生するノイズ等の影響を受けることが無く、受信データを正確に再現することが可能となる。 - 特許庁

To provide a carrier phase tracker and a pseudo noise code signal tracker in which the detection accuracy/sensitivity of a phase error is improved by using bit inversion timing information even with no navigation message information without complicating a circuit configuration.例文帳に追加

航法メッセージの情報が無い状態でも、そのビット反転タイミング情報を用い、且つ回路構成を複雑にすることなく、位相誤差の検出精度・感度を向上させたキャリア位相追尾装置および擬似雑音コード信号追尾装置を構成する。 - 特許庁

Upon detecting "input absent" based on the bit configuration of parallel data P, a second detection circuit 132 outputs a second control signal ctr2 for allowing the upper layer to output the power supply control signal ctr0 for turning off the power supply of each of the receiver circuit 120 and the recovery conversion circuit 122.例文帳に追加

第２の検出回路１３２は、パラレルデータＰのビット構成に基づいて「入力無し」を検出したときに、レシーバー回路１２０とリカバリ変換回路１２２の電源をオフする電源制御信号ｃｔｒ０を上位層に出させるための第２の制御信号ｃｔｒ２を出力する。 - 特許庁

The method for controlling wireless communication includes an additional field in which a CFI value bit is set for a DCI to enable a DCI configuration where the DCI reported by a PDCCH includes a CFI value when different component carriers are allocated to a PDSCH and the PDCCH.例文帳に追加

この無線通信制御方法は、PDSCHとPDCCHとに異なるコンポーネントキャリアが割り当てられた場合に、PDCCHにより通知されるＤＣＩにＣＦＩ値が含まれたＤＣＩ構成を実現するために、ＤＣＩにＣＦＩ値ビットが設定される追加フィールドを備える。 - 特許庁

A double density mode pixel pattern generating section 422 of a hard circuit configuration adds a binary image subjected to bit map expansion to the code information obtained by the pattern recognition as to the image attended with resolution change and double density processing and receives a main scanning/subscanning double density code to generate correction data through logical arithmetic operations.例文帳に追加

解像度変更：倍密を伴う画像はハード回路構成の倍密モード用画素パターン生成部４２２により、ビットマップ展開された２値画像をパターン認識し得たコード情報に加え、主走査・副走査倍密コードを入力として論理演算で補正データを生成する。 - 特許庁

The present invention utilizes hierarchical coding data transfer, divides video data into a full-time reception layer of low bit rate and a layer-added-on-viewing for improving video quality, and distributes data of a required minimum layer for video configuration as the full-time reception layer to an all channel receiver.例文帳に追加

本発明は、階層符号化データ転送を利用し、映像データを低ビットレートの常時受信階層と、映像品質を向上させる視聴時追加階層に分割し、常時受信階層として、映像構成に必要最低限の階層のデータを、全チャネル受信装置まで配信する。 - 特許庁

To provide a plant data input/output device, which can sufficiently secure the reliability of a transmitting/receiving buffer memory with a simple configuration even without adding a redundant bit or the like for a parity check and further, does not increase the memory capacity for normality confirmation.例文帳に追加

パリティチェックのために冗長ビットなどを付加しなくても、簡単な構成でもって送受信バッファメモリの信頼性を十分に確保することができ、しかも、健全性確認のためのメモリ容量を増加させることがないプラント入出力装置を提供する。 - 特許庁

An adaptive bit assignment decoding circuit 706, inverse orthogonal transform circuits 703, 704, 705 and band synthesis filters 701, 702 sequentially process an output of the arithmetic unit 710 and the result is outputted from a terminal 700 as reproduced data to a sound output configuration, from which the reproduced sound is outputted.例文帳に追加

演算器７１０の出力が適応ビット割当復号化回路７０６、逆直交変換回路７０３、７０４、７０５、帯域合成フィルタ７０１、７０２によって順次処理され、再生データとして端子７００から音声を出力する構成に出力され、再生音声が出力される。 - 特許庁

Every time when a worker mounts one clip 2 on the clip bit 8 and inserts it into a hole of the part in this configuration, the slide shaft 6 is pushed into a base end side, and the signals generated by the limit switch 17 by detecting it are counted by the counter 31.例文帳に追加

この構成で、作業者がクリップ２を１個クリップビット８へ装着し、これを部品の穴に挿入する毎に、スライドシャフト６が基端側へ押し込まれ、これを検知してリミットスイッチ１７が発生する信号がカウンタ３１で計数される。 - 特許庁

Relating to a control device of high reliability which is formed of a multiplex configuration of processors, a possibility of an error in a storage device caused by a hard error or a soft error of the storage device is prevented and data are corrected when 1 bit error occurs due to the soft error for continuing operation and improving the rate of operation.例文帳に追加

プロセッサの多重化構成により実現されている高信頼性制御装置において、記憶装置のソフトエラー、又は固定エラーによる記憶装置のエラーの潜在を防止すると共に、ソフトエラーによる１ビットエラー発生時はデータを訂正し動作を継続し、稼働率向上を行う。 - 特許庁

To provide a belt unit surely carrying out the correction of meandering in a belt member without the occurrence of rocking failure in a connecting member in a comparatively simple configuration even when the connecting member connected to a roller member correcting the meandering of the belt member becomes a bit state or the like, and to provide an image forming apparatus.例文帳に追加

ベルト部材の蛇行補正をするローラ部材に連結された連結部材がかんだ状態等になっても、比較的簡易な構成で、連結部材の揺動不良が生じることなく、ベルト部材の蛇行補正を確実におこなうことができる、ベルト装置及び画像形成装置を提供する。 - 特許庁

In the image forming apparatus placed with a plurality of attachment parts connected to a body part, a plurality of bit map images imitating forms of the whole of the combined body part and attachment parts are stored as display data for each of a plurality of configuration patterns into a memory.例文帳に追加

本体部に対して複数の付属部を連結して設置される画像形成装置において、複数通りある構成パターンごとに本体部と付属部とを合わせた全体の形態を模した複数のビットマップ画像を表示データとしてメモリに格納しておく。 - 特許庁

To provide a data distribution device capable of accomplishing a one-to-multiple connection configuration through path switching by transmitting and distributing a signal for a long distance faster, the signal having high noise resistance and a high data bit rate, when transmitting/distributing a SATA signal to a plurality of distribution destinations.例文帳に追加

複数の配信先にＳＡＴＡ信号を伝送・配信するに当たり高い耐ノイズ性と高いデータビットレートを有する信号をより高速で長い距離伝送させて配信でき、経路の切替により１対多の接続構成を実現できるデータ配信装置を提供する。 - 特許庁

To provide an image processor with an inexpensive apparatus configuration that can attain image quality improvement equivalent to that of prior arts in which a binary image subjected to bit map expansion is converted into a multi-value image in a form realizing change of the resolution without the need for increasing the memory capacity and the processing load.例文帳に追加

ビットマップ展開された２値画像の多値画像への変換を解像度変更が可能な形で行う従来技術と同等の画質向上効果をメモリ容量の増大なく、処理の負担も大きくせずに、低コストな装置構成にて対応可能とする。 - 特許庁

To provide a content distribution system of simple configuration in which distribution of content data can be sustained at an optimal bit rate, even if switching is made to the line of a different communication band during distribution of content from a content distribution server to a client terminal.例文帳に追加

コンテンツ配信サーバからクライアント端末へのコンテンツの配信中に異なる通信帯域の回線に切り替わった際にも、最適なビットレートでコンテンツデータの配信を継続することができ、構成が簡易なコンテンツ配信システムを提供する。 - 特許庁

The communication apparatus is provided with a peak reduction circuit 17 that limits time region data to be a threshold or below by providing the threshold satisfying a specified bit error rate to the time region data being an IFFT(Inverse Fast Fourier Transform) output as a configuration to limit the dynamic range of the digital/analog converter.例文帳に追加

Ｄ／Ａコンバータのダイナミックレンジを制限するための構成として、ＩＦＦＴ出力の時間領域データに対して規定のビット誤り率を満たす所定のしきい値を設け、当該時間領域データを当該しきい値以下に制限するピークリダクション回路１７、を備える構成とする。 - 特許庁

To realize a multilevel voltage signal bus interface circuit, with which bus width (number of signal lines) is reduced by converting n-bit parallel data to the multilevel voltage signals of 2-squared stages and supplying them to a bus, with a simple configuration, and to surely switch inputting/outputting to the bus.例文帳に追加

ｎビットパラレルデータを２のｎ乗段階の多値電圧信号に変換してバスに供給することでバス幅（信号線数）を低減する多値電圧信号バスインタフェース回路を簡易な構成で実現するとともに、バスに対する入出力の切替を確実に行なえるようにする。 - 特許庁

To provide an optical disk reproducing device capable of reducing the number of pits, marks, lands or spaces to be recorded by dispersing one bit of subdata and reproducing subdata string with a minute modulation quantity and a simple configuration.例文帳に追加

副のデータ１ビットを分散させて記録するピットまたはマーク、若しくはランドまたはスペースの数を少なくし、さらに微少な変調量で、かつ、簡単な構成で副のデータ列を再生できる光ディスク再生装置及び再生方法を提供する。 - 特許庁

By this configuration, each of registers alternately stores a result of the regular operation and a result of the dummy operation and all bit changes are based on an unknown value generated by the dummy operation, thereby obtaining an encryption processing apparatus with high immunity against a DPA attach caused by the statistical processing of current consumption.例文帳に追加

本構成により各レジスタは、正規演算結果とダミー演算結果を交互に格納することになり、ビット変化は、すべてダミー演算で生成された未知の値に基づくものとなるため、消費電流の統計処理によるＤＰＡ攻撃に対する耐性の高い暗号処理装置が実現される。 - 特許庁

To provide a digital/analog converter capable of enhancing bit precision using a simple configuration and a minimum increase in the sampling frequency, by effectively utilizing bits that are cut down and contained in a digital signal whose number of bits is the number of conversion bits or higher.例文帳に追加

変換ビット数以上のデジタル信号に含まれ、切り捨てていたビットを有効に活かし、最小限のサンプリング周波数アップと簡単な構成でビット精度を改善することができるデジタルアナログ変換装置を提供する。 - 特許庁

The ECC memory module 500 is configured such that part of memory elements 501, 502, 503 constituting the ECC memory module and an element for storing parity bits are integrated and mounted by using a memory element with twice the density and twice the bit configuration.例文帳に追加

ＥＣＣメモリモジュールを構成するメモリ素子中の一部とパリティビットを保存するための素子を、２倍のデンシティ及び２倍のビット構成を有するメモリ素子を利用して統合構成して実装するＥＣＣメモリモジュールである。 - 特許庁

This dynamic reconfiguration device has: a processer element having a bit slice structure to set wiring connection in a configuration circuit by bit, and reconfiguring the processor processing a signal with the designated arbitrary bit width; an external bus connecting input/output signals between the processer elements outside the processer element; and a crossbar switch dynamically changing connection between an intersection of the external bus and an input/output signal line of the processer element.例文帳に追加

構成回路をビット単位で配線接続を設定できるビットスライス構造を有し、指定された任意のビット幅で信号処理するプロセッサを再構成するプロセッサエレメントと、プロセッサエレメントの外部でプロセッサエレメント間の入出力信号を接続する外部バスと、プロセッサエレメントの入出力信号線と外部バスの交差点の接続を動的に変更するクロスバースイッチとを備えた。 - 特許庁

IN the configuration for acquiring bit information by detecting a difference among a plurality of electronic watermarks, the dispersion of electronic watermark patterns is reduced by executing pre-embedding or corrected embedding of an electronic watermark having a strength for canceling a detection value acquired by electronic watermark detecting to an original image concerning a plurality of electronic watermark patterns to become a difference detecting object.例文帳に追加

複数の電子透かしの差分検出によりビット情報取得を行なう構成において、差分検出処理対象となる複数の電子透かしパターンについて、元画像に対する電子透かしパターン検出処理により取得される検出値を相殺する強度の電子透かしパターンの予備埋め込み、または修正埋め込みを実行して、電子透かしパターンの分散を低減する。 - 特許庁

To provide an error correcting unit and an error correcting method which can quickly and easily encode an information bit series into an odd parity LDPC code by a simple configuration by applying a variety of high speed coding algorithm developed for even parity LDPC coding.例文帳に追加

この発明は、偶数パリティＬＤＰＣ符号の符号化のために開発された種々の高速符号化アルゴリズムを適用して、情報ビット列の奇数パリティＬＤＰＣ符号への符号化処理を簡易な構成で迅速かつ容易に行なうことができるようにした誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁

Since the level of the digital signal is adjusted in the state of the PCM signal, the number of level adjustment systems can be reduced to one as compared with a configuration in which the level is adjusted after converting to a balanced one-bit signal, thus reducing the number of components for switching input to a level regulator that has been required for sharing the level regulator with the analog signal.例文帳に追加

ディジタル信号をＰＣＭ信号の状態でレベル調整するので、平衡１ビット信号に変換してからレベル調整する構成に比べて、レベル調整系統を１系統に減少させることができ、アナログ信号とレベル調整器を共用するために必要であったレベル調整器への入力切り替えのための部品を削減できる。 - 特許庁

To provide a digital filter removing the specific frequency by filtering conversion data digitized by an A/D (Analog/Digital) converter on a sampling time basis, and allowing the acquisition of highly accurate data with a simple configuration by inhibiting a change in the lower rank bit of the digital data without being aware of hysteresis.例文帳に追加

サンプリング時間毎にＡ／Ｄ変換器によりディジタル化された変換データを濾波し、特定の周波数を取り除くディジタルフィルタにおいて、ヒステリシスを意識することなくディジタルデータの下位ビットの変化を抑制し、簡単な構成で精度の高いデータを得ることができるディジタルフィルタを提供する。 - 特許庁

To provide a stream multiplexing method, a reproducing method, a stream multiplexing apparatus reproducing apparatus, and a digital broadcast receiving apparatus in which a plurality of streams composed of different packet unit lengths are multiplexed to form a multiple transfer stream and the multiplexed bit stream is decoded to reproduce a packet signal for each of different kinds by a stream reproducing apparatus in simple configuration when reproducing the multiple transfer stream.例文帳に追加

異なるパケット単位長からなる複数のストリームを多重化して、多重転送ストリームを形成し、それを再生する場合に、単純な構成のストリーム再生装置によって、多重化されたビットストリームを解読して、異なる種類毎のパケット信号を再生することができる、ストリーム多重化方法および再生方法ならびにストリーム多重化装置および再生装置ならびにデジタル放送受信装置を提供する。 - 特許庁