「chip testing」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To simultaneously operate scan tests on a plurality of LSI chips, without having to install dedicated test circuit in all the LSI chips, in testing a multi-chip package LSI carrying a plurality of LSI chips.例文帳に追加

複数のＬＳＩチップを搭載するマルチチップパッケージＬＳＩのテストにおいて、すべてのＬＳＩチップに専用のテスト回路を設けることなく、複数のＬＳＩチップのスキャンテストの同時実行を可能にする。 - 特許庁

The bacteria detection part 17 is arranged to be inclined in the microbiological testing chip 10 so that a normal vector of the bacteria detection part 17 on an incident surface and the optical axis of the excitation light are not parallel.例文帳に追加

菌体検出部１７の入射面における法線ベクトルと励起光の光軸が平行とならないように、微生物検査チップ１０内において菌体検出部１７を傾斜させて配置する。 - 特許庁

The biosubstance-inspecting device is constituted by separating chip components for individual testing specimens each loading reagents/solution-sending elements, and control/detection components as inspection main bodies.例文帳に追加

本発明の生体物質検査デバイスは、試薬類・送液系用のエレメントを搭載した、検体ごとのチップコンポーネントと、検査デバイス本体として、制御・検出コンポーネントとを別個にするシステム構成である。 - 特許庁

To reduce man-hours concerning a circuit for testing a gate array provided in a one-chip ASIC microcomputer and automatically convert test vectors for the gate array to test vectors for a semiconductor integrated circuit device.例文帳に追加

ゲート・アレイ部を備えたワンチップＡＳＩＣマイコンにおいて、ゲート・アレイ部の試験のための回路についての工数を削減し、ゲート・アレイ部のテストベクタを半導体集積回路装置のテストベクタに自動で変換する。 - 特許庁

A delay characteristic by edge search is detected with no time for stabilization of the delay characteristic in order to stabilize a test, and is stored in a memory, in a testing-objective chip for conducting the function test at first.例文帳に追加

最初にファンクション試験を行なう試験対象チップで、試験を安定させるためにエッジサーチによる遅延特性を、遅延特性が安定するのにかかる時間をおかずに検出してメモリに保持する。 - 特許庁

To provide a wafer testing method in which accuracy and speed of sensing of the temperature of a wafer can be improved during the sensing of the wafer temperature when an electrical test of an IC chip is conducted, and to provide a probe card.例文帳に追加

ＩＣチップの電気的テストを行う際にウェハの温度を検知する場合に、ウェハ温度の検知精度及び検知速度を向上させることができるウェハテスト方法及びプローブカードを提供する。 - 特許庁

To provide a testing pad arrangement on a semiconductor chip of a semiconductor device, which reduces a packaging area of a probe used in test by DFT in the field of LSI circuits, flush memories and the like.例文帳に追加

ＬＳＩ回路やフラッシュメモリ等の分野におけるＤＦＴによるテストに用いるプローブの実装面積を小さくすることが可能な半導体装置における半導体チップ上のテスト用パッド配置を得る。 - 特許庁

To provide a semiconductor device wherein a test voltage of a gate withstand voltage is not restricted by a clamping voltage of a protection element, without having to enlarge chip size to the utmost, and to provide its testing method.例文帳に追加

本発明の課題は、極力、チップサイズを大きくすることなく、ゲート耐圧のテスト電圧が保護素子のクランプ電圧の制約を受けることのない半導体装置およびそのテスト方法を提供することである。 - 特許庁

To obtain a test equipment for testing the characteristics of each chip by touching probes to the opposite sides of a semiconductor wafer in which various semiconductor wafers are tested with an easy operation.例文帳に追加

本発明は、試験装置に関し、特にウエハの両面よりプローブを接触させて各チップの特性を試験する試験装置に適用して、簡易な操作により、種々の半導体ウエハを試験することができるようにする。 - 特許庁

A testing equipment e7 for semiconductor device, which performs a burn-in test of a wafer 401 that is not divided into chip size pieces yet, has a configuration including a circuit board 303, a film 305, a positioning plate 307, and a retainer plate 309.例文帳に追加

チップサイズに分割される前のウェハ４０１をバーンイン試験することが可能な半導体デバイス試験装置ｅ７は，回路基板３０３、フィルム３０５、位置決め板３０７、押さえ板３０９を含む構成を有する。 - 特許庁

The testing method comprises the means of outputting a 1st test control signal from a tester to the IC chip; conducting test by each IC chip using an asynchronized method; outputting a 2nd result request signal from the voltmeter to the IC chip, after outputting the 1st control signal and following a prescribed time interval; and making all the chips to respond synchronously when the 2nd control signals are received.例文帳に追加

その方法は、集積回路チップに対してテスタ側で第１の試験制御信号を送出し、各集積回路チップによって試験を非同期化された方法で実行させ、前記第１の制御信号の送出に続く所定の時間間隔の後、集積回路チップへ第２の結果要求制御信号をテスタ側で送出し、前記第２の制御信号を受信すると、すべてのチップを同期して応答させる手段を含む。 - 特許庁

To provide a socket assembly for testing an IC chip, capable of improving reliability for electrical characteristics inspection by improving efficiency by selecting one of direct/indirect connection between a test board and the IC chip in accordance with its characteristics, and reducing the load capacity between probe pins through direct contact and terminals, the IC chip which uses the same, and a tester which uses the socket assembly.例文帳に追加

テストボードと集積素子との間の接続を集積素子の特性に従い直間接的方式のうちの一つを選ぶことにより効率性を高め、直接接続を通じたリードと端子との間の負荷容量を減らして電気的特性検査の信頼度を高めることができる集積素子テスタ用ソケット組立体とこれを用いる集積素子、及びこれを用いるテスタを提供するにある。 - 特許庁

To provide a semiconductor test system capable of testing even in the case that the number of data input/output pads (or pins) of semiconductor chip to be tested is larger than the number of data input/output pins of tester of the semiconductor test system, and test method.例文帳に追加

半導体テストシステムのテスターのデータ入出力ピンの数よりもテストすべき半導体チップのデータ入出力パッド（または、ピン）の数が多い場合にもテストが可能な半導体テストシステム及びテスト方法を提供する。 - 特許庁

Alignment of the detection flow path is performed, in a direction of the optical axis of the exciting light by controlling and moving a stage having the microorganism testing chip mounted thereon, based on the intensity of fluorescence detected by the first detector.例文帳に追加

そして、第１の検出器によって検出された蛍光の光量に基づいて微生物検査チップを搭載するステージを移動制御することにより、励起光の光軸方向に対する検出用流路の位置決めを行う。 - 特許庁

The on-chip circuit and the testing method can evaluate deterioration of a cell transfer device by a MOSFET deterioration mechanism that becomes active at the time of electric charge transfer or storage in an operating state or burn-in state.例文帳に追加

このオン・チップ回路およびテスト方法は、電荷転送の際および動作状態またはバーン・イン状態のもとでの記憶の際にアクティブになるＭＯＳＦＥＴ劣化メカニズムによるセル転送デバイスの劣化を評価することを可能にする。 - 特許庁

The on-chip circuit forces and senses voltage in each DRAM storage capacitor, displays each storage capacitor charge leakage rate and enables a pulse testing method for calculating an electric charge transfer rate between a bit line of the DRAM cell and the storage capacitor.例文帳に追加

オン・チップ回路は、個々のＤＲＡＭ記憶キャパシタに電圧をフォースおよびセンスして、個々の記憶キャパシタ電荷漏洩率を表し、ＤＲＡＭセルのビットラインと記憶キャパシタとの間の電荷転送率を求めるパルス・テスト方法を可能にする。 - 特許庁

To provide a method for setting up a system of a coloration type inspection chip analyzer adapted to modify parameters and testing conditions to improve the adaptability range of the analyzer for coloration type inspection chips of multiple specifications.例文帳に追加

分析装置のパラメータおよび検査条件を変更することにより、分析装置の適用範囲を多種規格の呈色型の検査チップに対して拡張可能な、呈色型の検査チップ分析装置のシステム設定方法を提供する。 - 特許庁

To prevent increase in test time accompanying scale enlargement of a circuit due to realizing individual test designs in a plurality of function circuit blocks (DRAM, logic, or the like) mounted on an LSI formed into one chip and sequentially testing them by using a plurality of testers.例文帳に追加

１チップ化されたＬＳＩに搭載された複数の機能回路ブロック（ＤＲＡＭ，ロジック等）には個別のテスト設計が実現され、テスタを使い分けて順次テストしていたため、回路の規模化に伴ってテスト時間が増大する。 - 特許庁

The microbiological testing chip 10 has a substrate and a microorganism detection part 18 attached to the substrate and containing a microorganism detection flow channel 181, the microorganism detection part 18 is formed of a light-transmitting material, and at least 90° of the circumference of the microorganism detection part is exposed in the chip 10.例文帳に追加

基板と、該基板に装着され内部に微生物検出用流路１８１を有する微生物検出部１８とを有する微生物検査チップ１０であって、前記微生物検出部１８は、光透過性の材料によって形成され、前記微生物検出部の周囲の少なくとも９０度の範囲は露出されているチップ１０。 - 特許庁

To prevent the decrease of a data transfer speed depending upon a test data bus for single-DRAM-part evaluation and to suppress an increase in the number of pads for testing the single DRAM part as to the semiconductor storage device having an MPU and a secondary cache DRAM on one chip.例文帳に追加

ＭＰＵと２次キャッシュ用ＤＲＡＭとを１チップ化した半導体記憶装置において、ＤＲＡＭ部単体評価のためのテスト用データバスに基づくデータ転送速度の低下を防止し、ＤＲＡＭ部単体テスト用のパッド数の増加を抑制する。 - 特許庁

To obtain a test equipment for testing the characteristics of each chip by touching probes to the opposite sides of a semiconductor wafer in which the probe can be touched to various semiconductor wafer with an appropriate pressing force.例文帳に追加

本発明は、試験装置に関し、特に半導体ウエハの両面よりプローブを接触させて各チップの特性を試験する試験装置に適用して、種々の半導体ウエハに対して、適切な押圧力によりプローブを接触させることができるようにする。 - 特許庁

A circuit testing device 2A, a bump forming device 2C, an IC chip bonding device 2D, a cutting device 2E, and a control device 1 that controls the above devices are provided to a system 100 which manufactures a semiconductor part that the IC chips are mounted three-dimensionally.例文帳に追加

ＩＣチップが三次元実装されてなる半導体部品を製造するシステム１００に、回路試験装置２Ａ、バンプ形成装置２Ｃ、ＩＣチップ接合装置２Ｄ、切断装置２Ｅ、およびこれらの装置を制御する制御装置１を設ける。 - 特許庁

This composite panel 10 is provided with four testing pad parts 10a, having the plurality of testing pads 101, a rigid substrate part 10b having a die pad 11 mounted with a semiconductor chip 12, a flexible substrate part 10c for connecting the rigid substrate part 10b to the rigid substrate part 10b, and four triangular bonding pads 10d provided in an inner end of a wiring pattern 103.例文帳に追加

複合基板１０は、複数のテストパッド１０１を有する４つのテストパッド部１０ａ、半導体チップ１２が搭載されるダイパッド１１を有するリジット基板部１０ｂ、リジット基板部１０ｂとリジット基板部１０ｂを接続するフレキシブル基板部１０ｃ、及び配線パターン１０３の内側端に設けられた４つの三角形状のボンディングパッド１０ｄを備えている。 - 特許庁

To provide a probe card capable of testing the electrical property of an object under test correctly by contacting all the probe pins surely corresponding electrode pads when overdriven, without damage of probe pins and semiconductor elements, even when the object, such as an IC chip, is integrated highly and grown in size.例文帳に追加

ICチップ等の被検査体が高集積化、大型化しても、プローブピンや半導体素子が損傷を受けることなく、オーバードライブ時に全てのプローブピンを対応する電極パッドに確実に接触させて、被検査体の電気的特性の検査を正確に行うこと。 - 特許庁

In an SDRAM chip 60, two signal generating circuits 63, 64 are provided corresponding to two testing circuits 61, 62 provided at both ends of a rectangular semiconductor substrate 60a, and the circuits 63, 64 are respectively provided near the circuits 61, 62.例文帳に追加

ＳＤＲＡＭチップ６０において、長方形の半導体基板６０ａの両端部に設けられた２つのテスト回路６１，６２に対応して２つの信号発生回路６３，６４を設け、信号発生回路６３，６４をそれぞれテスト回路６１，６２の近傍に設ける。 - 特許庁

To solve the problem that a testing circuit in a chip applied by a conventional test facilitation designing technique must inspect whether an input/ output circuit for outputting a signal to an external terminal or capturing a signal from an external terminal is normally operated or not by using a circuit tester.例文帳に追加

従来のテスト容易化設計技術を適用してチップ内にテスト回路の構成では、外部端子へ信号を出力したり外部からの信号を取り込む入出力回路が正常に動作するか否かの検査はテスタを用いて行なわざるを得ない。 - 特許庁

To provide a test circuit and method of a semiconductor integrated circuit capable of testing whether a through via formed in a single chip on a wafer is defective, and whether a through via formed in a semiconductor integrated circuit packaged is defective.例文帳に追加

ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、またパッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。 - 特許庁

To provide a semiconductor apparatus which is downsized and can perform a test of electric signal between semiconductor apparatuses as a stack structure, in relation to a semiconductor apparatus whose testing terminal is formed on a substrate on which a semiconductor chip is mounted.例文帳に追加

本発明は、半導体チップが実装される基板にテスト用端子が配設された半導体装置に関し、小型化を図ると共に、スタック構造とされた半導体装置間の電気的信号のテストを行うことのできる半導体装置を提供することを課題とする。 - 特許庁

Accordingly, signal lines for a test signal can be reduced as compared with prior art in which one signal generating circuit is provided at a center of a semiconductor substrate and test signals are given from the generating circuit to the two testing circuits, and hence its chip area may be small.例文帳に追加

したがって、半導体基板の中央に１つの信号発生回路を設け、その信号発生回路から２つのテスト回路にテスト信号を与えていた従来に比べ、テスト信号用の信号線を削減することができ、チップ面積が小さくて済む。 - 特許庁

A RF chip is provided with a testing circuit to which signals output from a lower-noise amplifier that amplifies and outputs modulation signals output from a semiconductor device are supplied and to which signals input to an amplifier that outputs the modulation signals processed by orthogonal demodulation after amplified by the low-noise amplifier to the transmission channel of a substrate for the semiconductor testing device are supplied.例文帳に追加

半導体試験装置より出力された変調信号を増幅して出力する低雑音増幅器より出力される信号が供給されるとともに、低雑音増幅器により増幅された後に直交復調処理された変調信号を半導体試験装置用基板の伝送路に対して出力する増幅器に入力される信号が供給される試験回路をＲＦチップに備える。 - 特許庁

This microorganism testing device includes a first detector that detects the fluorescence emitted from microorganisms flowing through a detection flow path when a microorganism detection unit included in a microorganism testing chip is irradiated with an exciting light, and converts the fluorescence to an electrical signal; and a second detector that detects scattered light, emitted similarly from the microorganisms flowing through the detection flow path, and converts the scattered light to an electrical signal.例文帳に追加

微生物検査チップを構成する微生物検出部に励起光を照射した場合に、検出用流路に流れる微生物から発生される蛍光を検出して電気信号に変換する第１の検出器と、同じく検出用流路に流れる微生物から発生される散乱光を検出して電気信号に変換する第２の検出器とを微生物検査装置に搭載する。 - 特許庁

A molding resin 13 is provided to cover the semiconductor chip 12 and the rigid substrate part 10b, the flexible substrate part 10c is folded along a side face of the molding resin 13, and the four testing pad parts 10a are developed on the molding resin 13 which is to be fixed by an adhesive, or the like.例文帳に追加

半導体チップ１２及びリジット基板部１０ｂを覆うようにしてモールド樹脂１３が設けられ、このモールド樹脂１３の側面に添ってフレキシブル基板部１０ｃが折り曲げられ、４つのテストパッド部１０ａがモールド樹脂１３の上面に展開され、接着剤等により固定される。 - 特許庁

A testing circuit to determine whether the mask that has been used to from the source/drain and gate electrode of a transistor, contact and wiring of each layer thereof is correct or not is formed within a chip or in the scribe region, and this circuit is then coupled with formation of the pattern of mask used.例文帳に追加

トランジスタのソース・ドレイン、ゲート電極とその上各層のコンタクトと配線を形成する際に使用したマスクが正しい物か否かを判定する為の試験回路をチップ内又はスクライブ領域に形成しておき、この回路を使用マスクのパターン形成により連結される。 - 特許庁

In the method for testing the surface state of the measuring object, a nib-shaped chip 11 formed of a circular cone or pyramid disposed at the tip of a hammer 12 is collided with the measuring object 16, and the surface state of the measuring object 16 is evaluated based on the repulsion constant of the hammer 12 after the collision.例文帳に追加

測定物の表面状態試験方法は、ハンマ１２の先端部に設けられた円錐又は角錐で構成される尖端形状のチップ１１を、測定物１６に衝突させ、衝突後のハンマ１２の反発定数によって、測定物１６の表面状況を評価する。 - 特許庁

In the package of a semiconductor device, in which the external wiring terminals 2 of the semiconductor chip are arranged into a lattice form, terminals 7 which do not form solder bump for testing are arranged between the external wiring terminals 2 arranged in a lattice form, and all the conventional terminals forming a solder bump are used for actual operation.例文帳に追加

半導体チップの外部配線端子２を格子状に配列した半導体装置のパッケージにおいて、格子状に配列した外部配線端子２の間に半田バンプを形成しない検査用の端子７を配列し、半田バンプを形成する従来の端子はすべて実動作用に使用する。 - 特許庁

To provide a means by which wiring channel regions relating to signal distribution, quantity of buffers, FF, or the like, and the number of LSI pins can be reduced, and mounting to a chip can be facilitated, in a built-in type self test circuit (BIST) for testing a CAM-macro.例文帳に追加

ＣＡＭマクロをテストするための組み込み型自己テスト回路（ＢＩＳＴ）回路において、信号分配にかかわる配線チャネル領域、バッファ、ＦＦなどの物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化する手段を提供するものである。 - 特許庁

To provide a semiconductor device, in which an increase of a chip area is restricted, failure of a depression type MOS transistor for output of a step-down circuit is prevented, and is capable of realizing an operation lower limit test of an internal circuit that operates by voltage lower than operating voltage of an external interface circuit, and a method of testing thereof.例文帳に追加

チップ面積の増加を抑え、また降圧回路の出力用デプレッション型ＭＯＳトランジスタの破壊を防ぎ、外部インタフェース回路の動作電圧より低い電圧で動作する内部回路の動作下限テストを実現することができる半導体装置、およびそのテスト方法を提供する。 - 特許庁

The sheet connector has an elastic sheet 7 having insulation property, interposed between a testing base board 10 and connection terminals 11, 21 of a semiconductor chip 20, and a conductive thin wire 1 of which, peripheral surface is coated by insulation coating 2, penetrating into and supported by the sheet 7, made to contact with the connection terminals 11, 21 with pressure.例文帳に追加

検査基板１０と半導体チップ２０の接続端子１１・２１間に介在する絶縁性で弾性のシート７と、周面が絶縁コート２されてシート７内に並べて貫通支持され、接続端子１１・２１に圧接する複数本の導電細線１とを備える。 - 特許庁

A DRAM chip 1 contains an input-output terminal 1c for testing having a circuit for coping with dielectric breakdown, another input-output terminal 1b for connecting supporting substrate having a circuit for coping with dielectric breakdown, and a third input-output terminal 1a having no circuit for coping with dielectric breakdown.例文帳に追加

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。 - 特許庁

In a semiconductor device in which the bonding pads, which are electrodes for bonding an external connecting wire or the bump on a semiconductor chip, are formed by making the bonding pads in the staggered arrangement, the test pads which are applied for contacting the probe at the time of wafer testing are provided in a surplus space for the bonding pads formed by making the bonding pads in the staggered arrangement.例文帳に追加

半導体チップ上の外部接続用ワイヤまたはバンプをボンディングする電極であるボンディング用パッドを千鳥状に配列した半導体装置において、ウエハテスト時にプローブを接触させるためのテスト用パッドを、千鳥状に配列されたボンディング用パッドの余剰のスペースに設けたものである。 - 特許庁

A semiconductor chip mounts an analog circuit 160 and a voltage generator circuit 610 which is connected to an analog input terminal of the analog circuit 160 and capable of generating a testing input voltage or a voltage measuring circuit which is connected to an analog output terminal capable of measuring the output voltage.例文帳に追加

半導体チップ上に、少なくともアナログ回路（１６０，２６０）と、該アナログ回路のアナログ入力端子に接続され検査用の入力電圧を発生可能な電圧発生回路（６１０）もしくはアナログ出力端子に接続され出力電圧を測定可能な電圧測定回路（６２０）とを搭載するようにした。 - 特許庁

When testing the chip, the performance measuring circuit so measures such performances of the circuit function module as its operational speed and consuming power as to store the performance data in the corresponding storage-table circuit, and the storage-table circuit so measures the data amount fed to the circuit function module as to select its optimal clock frequency, power-supply voltage, and board bias.例文帳に追加

チップテスト時に、性能測定回路が回路機能モジュールの動作速度、消費電力などの性能を測定し該当する記憶テーブル回路に性能データを記憶させ、記憶テーブル回路は該当する回路機能モジュールに供給されるデータ量を計測して最適なクロック周波数、電源電圧、基板バイアスを選択する。 - 特許庁

A DRAM chip 1 includes an input/output terminal 1c for testing which has a measure circuit for electrostatic discharge breakdown; an input/output terminal 1b for connecting a support substrate, which has a measure circuit for electrostatic discharge breakdown; and an input/output terminal 1a without having the measure circuit for electrostatic discharge breakdown other than the input/output terminals 1b and 1c.例文帳に追加

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。 - 特許庁

The base material of this chip type electronic component storage mount is multi-layer paper structured, and pulp after the defibrination of the base material has a fiber length distribution factor 1.20-3.20 or less obtained by a pulp fiber length testing method using optical automated metrology specified by Japan Technical Association of the Pulp and Paper Industry No.52.例文帳に追加

チップ型電子部品収納台紙用紙基材が、多紙層構造を有し、この基材の離解後のパルプが、ＪＡＰＡＮ ＴＡＰＰＩ Ｎｏ．５２で規定されている光学的自動計測法でのパルプ繊維長試験方法により求められる繊維長分布係数が、１．２０〜３．２０以下である。 - 特許庁

A reference voltage generating circuit 110 for supplying each driver IC 100 with a reference voltage VREF at LED head mounting is prepared previously in the TEG chip 310 formed on a wafer 300 together with a plurality of the driver ICs 100 for driving an LED array in addition to a circuit for testing each driver IC 100.例文帳に追加

ウェハ３００上に、ＬＥＤアレイを駆動するための複数のドライバＩＣ１００と共に形成したＴＥＧチップ３１０内に、各ドライバＩＣ１００を試験するための回路に加えて、ＬＥＤヘッド実装時に各ドライバＩＣ１００に基準電圧ＶＲＥＦを供給するための基準電圧発生回路１１０を作り込んでおく。 - 特許庁