「chip-testing」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

This device includes: a main frame for testing; a plurality of trays; receptacles for chip test; and one or more pick up/placing device.例文帳に追加

本発明の装置は試験用メイン・フレームと複数の器皿と、チップ・テスト・レセプタクルと、１つまたはそれ以上の取り上げ/安置器とを含んでいる。 - 特許庁

The semiconductor chip has a plurality of pad formation parts including a bonding pad used as a pad for bonding, and a probe pad used as a pad for testing.例文帳に追加

半導体チップに、ボンディング用のパッドであるボンディングパッドとテスト用のパッドであるプローブパッドとを含む複数のパッド形成部を備える。 - 特許庁

SEMICONDUCTOR WAFER AND SEMICONDUCTOR DEVICE USING THE SAME AND CHIP SIZE PACKAGE, AND SEMICONDUCTOR WAFER MANUFACTURING METHOD AND SEMICONDUCTOR WAFER TESTING METHOD例文帳に追加

半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法 - 特許庁

IMAGE PROCESSING SYSTEM USING LINE SENSOR CCD CAMERA FOR CONVEYER INCORPORATED IN TEST HANDLER UNIT FOR TESTING ELECTRONIC COMPONENT SUCH AS IC CHIP例文帳に追加

ＩＣチップ等の電子部品を試験するテストハンドラ装置に組み込まれる搬送装置用のラインセンサーＣＣＤカメラを用いた画像処理システム - 特許庁

To provide a chip for testing use enabling a reagent to be put to reaction with a specimen while keeping the reagent's activity high enough.例文帳に追加

試薬の活性を十分に高く維持したまま、試薬を検体との反応に供することを可能にする検査用チップを提供すること。 - 特許庁

To provide a semiconductor element testing method enabling easy test with a good reproducibility even if a semiconductor chip has a warp.例文帳に追加

半導体チップが反りを生じていても再現性よく、かつ、簡便にテストを実施することができる半導体素子の試験方法を提供する。 - 特許庁

To provide the testing method of the physical layer chip of IEEE1394 Standards, which can conduct a system test, without having to construct an expensive and complicated system.例文帳に追加

高価で複雑なシステムを構築せずにシステムテストを行うことができるＩＥＥＥ１３９４規格の物理層チップのテスト方法等を提供する。 - 特許庁

To provide a testing device capable of preventing a noise from being applied onto a semiconductor chip or the like of a tested object, and capable of measuring an electric characteristic stably.例文帳に追加

ノイズが被試験対象の半導体チップ等に加わることを防止し、安定的に電気的特性を測定できる試験装置を提供すること。 - 特許庁

To easily identify the position of a faulty memory cell by selectively breaking a redundant block for testing according to a specific address and an instruction being provided externally after chip packaging.例文帳に追加

冗長メモリセルブロックを選択的に遮断してテストすることによって不良メモリセルの位置判別が容易な半導体メモリ装置を提供する。 - 特許庁

When a suction pad is moved down toward an IC chip disposed in a testing socket, the suction pad is moved down while jetting the gas from a tip thereof.例文帳に追加

吸着パッドを検査用ソケットに配置されたＩＣチップに向かって下動させるとき、吸着パッドの先端から気体を噴出させながら下降させる。 - 特許庁

A test-only wiring pattern 5 is arranged on a base board 1 for every tested pair chip 6 so as to be connected to a testing terminal 10.例文帳に追加

基板１に、各被試験ベアチップ６毎にテスト用の専用パターン配線５を設け、これらの専用パターン配線５をテスト用端子１０に接続する。 - 特許庁

After the test, only a region of a wiring sheet section 20 excluding the terminal 25 for testing is separated, thus obtaining the sheet mount chip 60 as KGD.例文帳に追加

このテストののち、テスト用端子２５を含まない配線シート部２０の領域のみ切り離すことにより、ＫＧＤとしてのシートマウントチップ６０を得ることができる。 - 特許庁

Each semiconductor chip region is provided with a testing bonding pad 3 in at least any side out of the sides of the polygons adjacent to each other, respectively.例文帳に追加

各半導体チップ領域はそれぞれ互いに隣接する多角形の辺のうちの少なくともいずれかの辺に試験用ボンディングパッド３を備えている。 - 特許庁

The wiring for connecting the microcomputer 2 drip and the memory chip 4 to the conductive pad 10p for testing is connected to a conductive pad 7p in the outer row out of conductive pads 6p, 7p in two rows connected to the microcomputer chip 2.例文帳に追加

また、マイコンチップ２およびメモリチップ４をテスト用導電パッド１０ｐに接続する配線は、マイコンチップ２に接続される２列の導電パッド６ｐ、７ｐのうち、外側の列の導電パッド７ｐに接続する。 - 特許庁

In the case of carrying out a unit test of the memory chip 2, a test program which is written in programming language for an LSI tester for testing the memory chip 2 by a unit is converted to machine language executable by a CPU 4.例文帳に追加

メモリチップ２の単体検査を実施する場合、まずＬＳＩテスタ用のプログラム言語で記述されたメモリチップ２を単体で検査するためのテストプログラムを、ＣＰＵ４によって実行可能な機械語データに変換する。 - 特許庁

To provide a method and a device for testing an electronic circuit device whereby the overall action of the electronic circuit device, the action of a single computing circuit chip, and the action of a single memory chip can be easily tested.例文帳に追加

電子回路装置の全体動作のテストと、演算回路チップの単体動作テストと、メモリチップの単体動作テストを容易に行うことができる電子回路装置のテスト方法、およびテスト装置を提供する。 - 特許庁

To simplify production work to enhance the productivity, and to enhance the production accuracy for a microreactor chip, for a method for testing a chemical reaction, and for a thin film material for the microreactor chip.例文帳に追加

マイクロリアクタチップ，化学反応試験方法及びマイクロリアクタチップ用薄膜部材において、製作作業を簡便化して生産性を向上させることができるとともに、製作精度を向上させることができるようにする。 - 特許庁

Waveform data for modulation signals output from the semiconductor testing device is stored in the testing circuit in advance, and in-chip noise in the RF chip and inherent circuit characteristics of the RF chip are extracted by comparing the result of analysis in which the signals output from the low-noise amplifier and the signals input to the amplifier were analyzed by spectrum analysis to the waveform data for the stored modulation signals.例文帳に追加

試験回路は、半導体試験装置より出力する変調信号の波形データが予め記憶され、低雑音増幅器より出力される信号及び増幅器に入力される信号をスペクトラム解析した解析結果と記憶されている変調信号の波形データとの比較によりＲＦチップにおけるチップ内ノイズ及びＲＦチップ本来の回路特性を抽出する。 - 特許庁

To efficiently capture FBM (a fail bit map) information for indicating physical position information of failure in a testing device and an testing method, especially in the failure analysis, for a RAM inside an LSI chip, such as a CPU and a DSP.例文帳に追加

ＣＰＵやＤＳＰ等のＬＳＩ内部におけるＲＡＭ用の試験装置及び試験方法に関し、特に障害解析において故障の物理位置情報を表すＦＢＭ情報（フェイルビットマップ）の取得を効率良く行うこと。 - 特許庁

To provide a microchip holder and a liquid leakage preventive tool for a microchip having excellent X-Y-directional and Z-directional (vertical-directional) positioning characteristics for the microchip such as a cell chip, capable of immobilizing easily the cell chip, capable of preventing easily a testing liquid from being leaked, and capable of setting a using amount of the testing liquid to the minimum.例文帳に追加

細胞チップのようなマイクロチップのＸ−Ｙ方向及びＺ方向（垂直方向）の位置決め性に優れ、細胞チップを容易に固定でき、試験液の漏れを簡単に防止できて、試験液の使用量を最少限に設定できるマイクロチップホルダー及びマイクロチップ用液漏れ防止具の提供を目的とする。 - 特許庁

To provide a testing method of the characteristic of a vibrator capable of effectively detecting a crack and a chipping which are caused in a vibrator chip and cause adverse effect on the vibration characteristic without the need for using an optical inspection apparatus and an image processing apparatus needing troublesome adjustment and high cost in the case of testing the vibration characteristic of the vibrator chip.例文帳に追加

振動子片の振動特性を試験するに際し、調整が面倒でかつコストがかかる光学的検査装置ならびに画像処理装置を用いることなく、振動特性に影響を与えうる振動子片の割れ，欠けを効果的に検出することができる振動子試験法を提供する。 - 特許庁

To reduce a contact resistance by increasing contact points between chip electrodes and terminals of a tester when testing a power semiconductor chip, and to eliminate the need for such a maintenance that molten marks having a potential of damaging the rear face of the chip are removed in order to carry out tests continuously.例文帳に追加

パワー半導体チップの試験を行う際、チップ電極と試験装置の接触子との接触点を増加させて接触抵抗を低下させるとともに、連続して行うため、チップ裏面を損傷させるような溶融痕を除去するなどのメンテナンスを不要とする。 - 特許庁

In the semiconductor device, among a plurality of electrode pads disposed on a surface of the semiconductor chip, a plurality of testing pads are set-disposed in a predetermined region on the surface of the semiconductor chip to reduce an inspection region.例文帳に追加

半導体装置において、半導体チップの表面に配置されている複数の電極パッドのうち、複数のテスト用パッドを上記半導体チップの表面の所定領域に集合して配置し、検査領域を小さくする。 - 特許庁

To provide a test device for testing the characteristics of each semiconductor chip by bringing a probe into contact therewith from both surfaces of a semiconductor wafer, in which each semiconductor chip can be tested by heating the semiconductor wafer to a desired temperature.例文帳に追加

半導体ウエハの両面よりプローブを接触させて各半導体チップの特性を試験する試験装置において、所望の温度に半導体ウエハを加熱して各半導体チップを試験することができる試験装置を提案する。 - 特許庁

The invention relates to the test board locking device for testing a semiconductor chip and more particularly relates to the test board locking device capable of easily mounting/detaching a test board on/from the stiffener in the EDS test process of the semiconductor chip.例文帳に追加

本発明は半導体チップのテストのためのテストボードロッキング装置に係わり、さらに詳細には半導体チップのＥＤＳテスト工程でスチフナ上にテストボードを容易に脱付着させることができるテストボードロッキング装置に関する。 - 特許庁

To perform an electric characteristics inspection using a testing land even when a wiring board is downsized in a surface mount semiconductor device having the testing land on the undersurface of the wiring board on which a semiconductor chip is mounted.例文帳に追加

半導体チップが搭載された配線基板の下面にテスト用ランドを備えた面実装型半導体装置において、配線基板を小型化した場合でも、テスト用ランドを使った電気特性検査を精度よく行うことができるようにする。 - 特許庁

To realize an efficient data compression test by a smaller number of wirings in a data compression testing technique of a memory chip.例文帳に追加

本発明は、メモリチップのデータ圧縮テスト技術に関し、より少ない配線数で、効率の良いデータ圧縮テストを実現できるようにすることを最も主要な特徴とする。 - 特許庁

The information to be stored includes a serial number, a wafer ID, a lot ID, a date code, chip records, testing data, and performance information, but not limitted to these.例文帳に追加

記憶される情報には、シリアル番号、ウェーハＩＤ、ロットＩＤ、日付コード、チップ履歴、試験データ及び性能情報などが含まれるが、これらに限られるわけではない。 - 特許庁

The semiconductor device is provided, between a plurality of chips 2 formed on a wafer 1, with a test circuit including a TAP 3 for accessing an objective circuit 5 in a chip externally and testing the circuit 5.例文帳に追加

ウエハ１上に形成された複数のチップ２間にチップ内のテスト対象回路５に外部からアクセスしてテストを行うＴＡＰ３を含むテスト回路を備える。 - 特許庁

The present invention provides an on-chip circuit and a testing method which evaluate transistor electric charge transfer performance and electric charge storage capability of a DRAM cell in an real operating environment.例文帳に追加

本発明は、実動作環境におけるＤＲＡＭセルのトランジスタ電荷転送性能および電荷保持能力を評価するオン・チップ回路およびテスト方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit which enables easy testing of variation in an output clock frequency of a built-in clock generator, outside an LSI chip, by a digital tester.例文帳に追加

内蔵されたクロックジェネレータの出力クロック周波数の変動をＬＳＩチップ外部でデジタルテスタにより容易に試験できる半導体集積回路を提供する。 - 特許庁

To provide a testing method, in which some of same integrated circuit (IC) chips are tested, in parallel with asynchronous actions via two physical connections between a circuit tester and each chip.例文帳に追加

いくつかの同一の集積回路チップを、テスタと各チップとの間の２つの物理的接点を介して非同期動作で並列に試験する方法を提供する。 - 特許庁

In this insulation performance testing method of a wafer-level CSP (Chip Scale Package) using a TEG pattern, a spiral TEG pattern is used.例文帳に追加

本発明の第１の態様は、ＴＥＧパターンを用いたウエハレベルＣＳＰの絶縁性テスト方法において、渦巻き状のＴＥＧパターンを用いたことを特徴とする。 - 特許庁

To provide a means for inspecting a module (DUT) to be tested, removed from a scan path for a chip test of ASIC, using a simple mechanism without using a special testing module or the like.例文帳に追加

ＡＳＩＣのチップ・テストのために、スキャン・パスから外れたＤＵＴを、特別なテスト・モヂュールなど無しに、簡単な機構で検査していく手段を実現すること。 - 特許庁

The semiconductor memory testing apparatus constructed to allow fail bit map display for every wafer based on fail data taken from a fail memory is provided with a section for setting a chip retrieving condition for arbitrarily setting the fail chip retrieving condition.例文帳に追加

フェイルメモリから取り込んだフェイルデータに基づきウェハ単位でフェイルビットマップ表示するように構成された半導体メモリ検査装置において、フェイルチップ検索条件を任意に設定できるチップ検索条件設定部を設けたことを特徴とするもの。 - 特許庁

To aim at the density increase and cost reduction of a semiconductor testing device to be used for testing a semiconductor chip having a spherical connecting terminal and a semiconductor device (in general terms as a hereafter referred to semiconductor device).例文帳に追加

本発明は球状接続端子を有する半導体チップ及び半導体装置（以下、総称して半導体装置という）に対し試験を行なう際に用いる半導体試験装置に関し、高密度化及び低コスト化を共に実現することを課題とする。 - 特許庁

To provide a manufacturing method for an actuator, that prevents physical breakage such as crack, chip, or fracture while increasing the rigidity, and provide a switch device including the actuator, and a testing device including the switch device.例文帳に追加

剛性を高めつつ、割れ、欠け、またはヒビ等の物理的な破壊を防ぐアクチュエータの製造方法、およびアクチュエータを備えるスイッチ装置、スイッチ装置を備える試験装置を提供する。 - 特許庁

To provide a common terminal and an inputting means capable of using in common a writing function and a testing function in order to satisfy a requirement of the reduction of the number of pads for reducing a chip size.例文帳に追加

チップサイズを小さくするためにはパッド個数の減少が望まれており、路書き込み機能と、テスト機能とを共通に使用できる共通端子及び入力手段を提供する。 - 特許庁

When the testing of the one-chip microcomputer 1 is completed, the tested result which was written in the EEPROM 13 is erased, and a control program to be executed by the CPU 11 is written there.例文帳に追加

１チップ・マイクロコンピュータ１のテストがすべて終了すると、ＥＥＰＲＯＭ１３に書き込まれていたテスト結果が消去され、そこにＣＰＵ１１が実行する制御プログラムが書き込まれる。 - 特許庁

Thereafter, a power supply voltage and a first test signal are supplied from a testing apparatus body through the probe pin to the semiconductor chip A under conditions determined by a specification and a sorting test is implemented.例文帳に追加

その後、試験装置本体からプローブピンを介して半導体チップＡに仕様で定められた条件で電源電圧と第１のテスト信号とを供給し、選別試験を実施する。 - 特許庁

Such a system provides a lower cost, more improved testing/repairing performance and larger density than those of conventional modular packaging technologies, such as a printed circuit board (10) and a multi-chip module.例文帳に追加

このようなシステムは、プリント回路板（10）及びマルチチップモジュールのような従来のモジュラーパッケージング技術よりも低コストの改良されたテスト／修理性能、及び大きな密度を与える。 - 特許庁

To provide a method for lowering risk that a chip having the potential of becoming a defective product is transferred to the subsequent steps in a method of manufacturing semiconductor device and a semiconductor device testing apparatus.例文帳に追加

半導体装置の製造方法と半導体試験装置において、潜在的に不良になる可能性のあるチップを後の工程に出す危険性を低減する方法の提供。 - 特許庁

To provide a semiconductor device wherein measurement accuracy can be improved when a resistance value of a resistance element formed in a semiconductor chip is measured, and to provide its testing method.例文帳に追加

本発明は、半導体チップに形成された抵抗素子の抵抗値を測定する際の精度を向上させることができる半導体装置及びそのテスト方法を提供する。 - 特許庁

To make an immunoassay analyzer for analyzing electrochemically an immunoassay, and a chip electrode and a test chip used for the immunoassay analyzer suitable for a POCT (point of care testing), and to keep running costs thereof low.例文帳に追加

本発明は、イムノアッセイを電気化学的に分析するイムノアッセイ分析装置、並びに、そのイムノアッセイ分析装置に用いるチップ電極および検査チップに関し、ＰＯＣＴ（ｐｏｉｎｔ ｏｆ ｃａｒｅ ｔｅｓｔｉｎｇ）に適するとともに、ランニングコストを安価に抑える。 - 特許庁

Allotting plural discrimination terminals for each circuit chip to be tested is not required, chips of the same number as the number of discrimination terminals provided in a tester restricted physically by the total number of discrimination terminals are collectively and simultaneously tested, testing efficiency is improved, and a testing cost is reduced.例文帳に追加

テスト対象となる回路チップ１個ごとに判定端子複数本を割り当てる必要はなく、総判定端子数に物理的な制約を受けるテスターに備わった判定端子と同数のチップを一括して同時にテストし、テスト効率を向上し、かつテストコストを切り下げる。 - 特許庁