「clock frequency」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

The operation clock of a variable frequency divider 22 is set at a value two times the operation clock of the variable divider 16, and is increased or decreased by one frequency division with respect to a normal frequency division ratio twice a phase comparison cycle, depending on a result of phase comparison in the phase comparator 10.例文帳に追加

可変分周器２２の動作クロックは可変分周器１６の動作クロックの２倍に設定され、位相比較器１０での位相比較結果に応じて、位相比較周期ごとに２回、通常の分周比に対して１分周増加または１分周減少される。 - 特許庁

To switch an oscillation frequency range of VCO of PLL for audio clock reproduction on the receiving side according to the change of an audio sampling frequency even without transmitting information indicating the audio sampling frequency as information for locking the PLL for audio clock reproduction on the receiving side.例文帳に追加

受信側のオーディオクロック再生用ＰＬＬをロックさせるための情報として、オーディオサンプリング周波数を示す情報を伝送しなくても、オーディオサンプリング周波数の変化に応じて、受信側のオーディオクロック再生用ＰＬＬのＶＣＯの発振周波数レンジを切り換えることができるようにする。 - 特許庁

A frequency fluctuation estimation part 111 estimates fluctuation of the frequency of the GPS clock signal, and a timing signal generation part 113 makes the search frequency control part 109 reset the search reference frequency and the search-objective frequency, when an estimated value reaches a prescribed value.例文帳に追加

周波数変動推定部１１１は、ＧＰＳクロック信号の周波数の変動を推定し、タイミング信号発生部１１３は、その推定値が所定値に達すると、サーチ周波数制御部１０９に対してサーチ基準周波数およびサーチ対象周波数をリセットさせる。 - 特許庁

This system is provided with a frequency dividing function part 2 for frequency-dividing a clock source 1, a reference address generation part 3 for generating and outputting a random address by address start signals 6 from the frequency dividing function part 2 and a reference data storage memory part 4 for providing the frequency dividing function part 2 with a frequency division numerical value 8.例文帳に追加

クロック源１を分周する分周機能部２と、分周機能部２からのアドレス開始信号６にてランダムアドレスを生成出力する参照アドレス生成部３と、分周機能部２へ分周数値８を提供する参照データ格納メモリ部４を有している。 - 特許庁

A read/write pulse generation device of the synchronous semiconductor storage device has a 1/2 frequency divider for outputting a first frequency division signal obtained by frequency-dividing a clock signal to 1/2, and a first inverter for outputting a second frequency division signal obtained by inverting the first frequency division signal.例文帳に追加

同期型半導体記憶装置のリード／ライトパルス発生装置は、クロック信号を１／２に分周した第１の分周信号を出力する１／２分周器と、第１の分周信号を反転した第２の分周信号を出力する第１のインバータと、を有する。 - 特許庁

A clock signal generating device or the like includes a second control section: in which, when a target frequency is changed, a voltage to be applied to a clock signal generating section is sequentially changed using intervals preset within a preset period and preset change values in place of a first control section, and a frequency of a clock signal newly generated by the clock signal generating section is made to be closer to the target frequency.例文帳に追加

クロック信号生成装置等は、目標周波数が変更されると、第１制御部の代わりに、予め設定されている期間内に予め設定されている間隔かつ予め設定されている変更値で、クロック信号生成部に印加する電圧を順次変更し、クロック信号生成部が新たに生成するクロック信号の周波数を目標周波数に近づかせる第２制御部を備える。 - 特許庁

To provide an image reading apparatus which corrects density variation of image data caused by clock frequency variation without restricting scanning speed because of variation period of clock frequency, and to provide an image forming apparatus using the image reading apparatus.例文帳に追加

スキャンスピードがクロック周波数の変動周期によって制限されることなく、クロック周波数の変動で生じる画像データの濃度変動を補正することができる画像読取装置、及びこれを用いた画像形成装置を提供する。 - 特許庁

Since the internal clock is corrected so that the ratio between the frequency of the zero-cross signal and the frequency of the internal clock is always constant, timing with which the rate at which power is supplied to the heater 21 is kept with one parameter can be recognized.例文帳に追加

ゼロクロス信号の周波数と内部クロックの周波数との比率が常に一定となるように内部クロックを修正するため、一つのパラメータでヒータ２１への通電率を一定に保つタイミングを認識することができる。 - 特許庁

When the timing for driving the solid state image sensor is controlled for a variation in system clock frequency informed from the signal processing section, image quality of the image signal can be kept constant even if the system clock frequency is varied.例文帳に追加

さらに、前記信号処理部より通知されたシステムクロック周波数の変化に対して、固体撮像素子の駆動タイミングを制御すれば、システムクロック周波数が変わっても画像信号の画質を一定に保つことが可能となる。 - 特許庁

To realize the supply of a clock signal whose frequency is diffused to a part of the circuit of electronic equipment and the supply of a clock signal whose frequency is stable to another part of the circuit, through a simple circuit layout and at a low manufacturing cost.例文帳に追加

電子機器の回路の一部には周波数拡散されたクロック信号を供給し、回路の別の一部には周波数の安定したクロック信号を供給することを、簡易な回路構成、低い製造コストで実現する。 - 特許庁

To provide a clock supply device and a clock supply method by which the holdover characteristics that maintains with high precision the same frequency as the frequency observed immediately before an error can be achieved simply with the addition of a high stability oscillator.例文帳に追加

高安定度の発振器を１つ用意するだけで、障害の発生する直前の周波数を高精度に維持したホールドオーバ特性を実現することのできるクロック供給装置およびクロック供給方法を得ること。 - 特許庁

Consequently, the A/D converter is placed in operation with the clock signal of high frequency during the search to shorten the conversion time, and the A/D converter is placed in operation with the clock signal of low frequency during normal reception to reduce noise.例文帳に追加

これにより、サーチ時は周波数の高いクロック信号でＡ／Ｄコンバータを動作させて変換時間を短縮し、通常の受信時はそれより周波数の低いクロック信号でＡ／Ｄコンバータを動作させてノイズを減らすことができる。 - 特許庁

The 1/4 frequency divider 15 supplies the inverted clock N24 of the 1/4-frequency-divided signal as a reference clock input to a phase comparator 32.例文帳に追加

第２の内部クロック発生回路内には、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差に相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模である。 - 特許庁

After operated at a high frequency clock and commanding the pressure sensor 24 and the temperature sensor 25 to acquire tire internal information, the CPU 21 is operated at a low frequency clock until stable time of the pressure sensor 24 and the temperature sensor 25 passes.例文帳に追加

ＣＰＵ２１は、高周波数クロックで動作して圧力センサ２４と温度センサ２５にタイヤ内情報の取得を命令した後、圧力センサ２４と温度センサ２５の安定時間経過までの間、低周波数クロックで動作する。 - 特許庁

When the video signal and the audio signal are subjected to wireless transmission toward the wireless receiver 205 from the wireless transmitter/receiver 203, each information of the clock frequency of the video signal and the clock frequency of the audio signal is subjected to wireless transmission.例文帳に追加

また、無線送受信機２０３から無線受信機２０５に向かって映像信号及び音声信号を無線伝送するとき、映像信号のクロック周波数及び音声信号のクロック周波数の各情報を無線伝送する。 - 特許庁

In stand-by operation mode, the circuit 8 frequency-divides an oscillation clock from an oscillation circuit 7 into eight, based on a frequency dividing ratio control signal obtained by decoding serial data from the part 13 by the decoder 11 to make a reference clock.例文帳に追加

スタンバイ動作モード時には、分周回路８は、シリアルデータ生成部１３からのシリアルデータをデコーダ１１でデコードして得られた分周比制御信号に基づいて、発振回路７からの原振クロックを８分周して基準クロックとする。 - 特許庁

A phase shift angle detection part 106 detects the phase deviation angle of a decoding signal and a control part 103 obtains the correcting amount of clock frequency deviation on a receiving side relative to a transmission side to correct the clock frequency deviation by this correcting amount.例文帳に追加

位相ずれ角度検出部１０６で、復号信号の位相ずれ角度を検出し、制御部１０３で、送信側に対する受信側のクロック周波数ずれの補正量を求め、この補正量でクロック周波数ずれを補正する。 - 特許庁

A determination part 56 estimates the clock phases of the receiving signals in the sampling timing by deriving clock phase components of the signals of the frequency regions when magnitude of the signals of the frequency regions is larger than a threshold.例文帳に追加

決定部５６は、周波数領域の信号の大きさがしきい値よりも大きければ、周波数領域の信号のクロック位相成分を導出することによって、サンプリングタイミングにおける受信信号のクロック位相を推定する。 - 特許庁

To set an optimum weight number in each clock frequency matched to a necessary memory access time between a CPU and a memory in order to reduce the power consumption by changing the clock frequency of a microcomputer for a lower power consumption.例文帳に追加

低消費電力のため、マイコンのクロック周波数を変化させて消費電力を低減させるに、ＣＰＵとメモリとの間に必要なメモリアクセス時間に対応した各クロック周波数での最適なウエイト数を設定する。 - 特許庁

The readout clock frequency F2r of the FIFO 103 transmitted to the display panel 110 of the red signal display circuit 100, and the corresponding clock frequency of the green signal display circuit and the blue signal display circuit are different from each other.例文帳に追加

赤信号表示回路１００の表示パネル１１０へ送出するＦＩＦＯ１０３の読み出しクロック周波数Ｆ２ｒと、緑信号表示回路及び青信号表示回路の対応するクロック周波数とは互いに異なる。 - 特許庁

In the pixel clock generator, a detection circuit 3 counts high frequency clocks VCLK being generated from a high frequency clock generating circuit 2 during the period of horizontal sync signals 1 and 2 corresponding to the start and end points of scanning.例文帳に追加

画素クロック生成装置において、検出回路３は、走査の始点と終点に対応する水平同期信号１と水平同期信号２の期間に高周波クロック生成回路２で発生する高周波クロックＶＣＬＫをカウントする。 - 特許庁

This eliminates both the means for locking the read clock with an initial frequency and the time (lock up time) taken for locking the read clock at the initial frequency, resulting in the circuit scale and the signal read time being reduced.例文帳に追加

そのため、リードクロックを初期周波数にロックさせるための手段、及びリードクロックが初期周波数にロックするまでの時間（ロックアップタイム）が不要となり、回路規模が縮小され、また、信号読み出し時間が短縮される。 - 特許庁

Then, the identical functional block 2b is operated by the low-frequency clock signal, and the other identical functional blocks 2a, 2c are made to act by the high-frequency clock signal, and the output signal from each identical functional block is compared each other similarly by the comparator 4.例文帳に追加

次に、同一機能ブロック２ｂを低周波数クロック信号で動作させ、その他の同一機能ブロック２ａ、２ｃを高周波数クロック信号で動作させ、同様に各同一機能ブロックの出力信号を比較器４で比較する。 - 特許庁

The operating frequency is lowered by making the circuit to have constitution in which the oversampling of the input signal is performed once with a clock being 1.5 times of the frequency of the input clock and a filter whose transfer function is (Z0+Z-1) is applied in timing of once per three samples for sampling the same value.例文帳に追加

入力クロック周波数の１．５逓倍のクロックで一度オーバーサンプリングして、同一値をサンプルする３サンプルに１回のタイミングで伝達関数が（Ｚ０＋Ｚ−１）／２のフィルタを掛ける構成とし、動作周波数を下げる。 - 特許庁

The intermediate frequency is corrected to make a new frequency of the reproduction clock so that a short section which is a high-level section or a low level section where the number of clocks of the reproduction clock becomes less than the number of the minimum number of clocks is no longer detected.例文帳に追加

再生クロックのクロック数が最小クロック数未満となるハイレベル区間又はローレベル区間であるショート区間が検出されなくなるように、中間周波数を補正して再生クロックの新たな周波数とする。 - 特許庁

To provide a simulation method for a PLL(phase-locked loop) circuit which permits simulation by accurately deciding the frequency of a feedback clock signal even when the frequency of an output clock signal is varied (multiplied or divided) upon occasion.例文帳に追加

出力クロック信号の周波数が場合に応じて変更（逓倍ないし分周）せしめられる場合であっても、帰還クロック信号の周波数を的確に判定してシミュレーションが行えるＰＬＬ回路のシミュレーション方法を提供する。 - 特許庁

When a vehicle departs, a pattern analyzing section 24 obtains a departure frequency at the departure place for each departure clock time from information stored in the departure history memory section 12, and analyzes a distribution of the departure frequency for each departure clock time.例文帳に追加

車両の出発時に、パターン分析部２４は、出発履歴記憶部１２に記憶された情報から車両の出発地における出発時刻ごとの出発回数を求め、出発時刻ごとの出発回数の分布を分析する。 - 特許庁

By setting the time constant of the series circuit at a value corresponding to the normal clock frequency, a determination is made as to whether or not the clock frequency of the microcomputer 5 is allowable, based on the level of potential input to the input/output port i at predetermined time intervals.例文帳に追加

直列回路の時定数を正常なクロック周波数に対応する値に設定しておくことにより、入出力ポートｉに所定時間で入力される電位レベルによりマイコン５のクロック周波数の良否を判定する。 - 特許庁

A second clock generation means 35b, 36b and 37b can generate a second synchronous clock CK2 whose phase is synchronized with that of the input signal in a second frequency range having a range overlapping on the first frequency range.例文帳に追加

第２クロック生成手段３５ｂ、３６ｂ、３７ｂは、前記入力信号に対して位相同期した第２同期クロックＣＫ２を、前記第１周波数範囲と重複する範囲を有する第２周波数範囲において生成可能である。 - 特許庁

This semiconductor memory is constituted so that an internal command and an address are processed by an internal clock signal to generate an internal clock signal of a high frequency synchronizing with rising and falling time of an external clock signal and input/output of data is performed, and the device is provided with a clock generating circuit generating an internal clock signal synchronizing with the rising time and the falling time of an external clock signal.例文帳に追加

外部クロック信号のライジングとフォーリング時点に同期した高周波の内部クロック信号を生成させるために、内部クロック信号により内部コマンドとアドレスを処理し、データの入力と出力を行うように構成された半導体メモリ装置であり、外部クロック信号のライジング時点とフォーリング時点に同期した内部クロック信号を生成するクロック発生回路を備えている。 - 特許庁

A delay clock signal 201, in which the second clock signal 103 is delayed with designated quantity, and the first clock signal 102 are combined by an exclusive or circuit 301 and outputted as the signal with the designated duty ratio on the same frequency as the input clock signal 101.例文帳に追加

前記第２のクロック信号１０３を所定量遅延させた遅延クロック信号２０１と第１のクロック信号１０２とを排他的論理和回路３０１により合成し、入力クロック信号１０１と同じ周波数で所定のデューティ比の信号として出力させる。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

In the timing generator circuit which is formed on the insulating substrate and generates output pulses SRFFiout to SRFFnout of different frequencies based on the master clock MCK, at first, a clock generation part 11 generates an operation clock operating on a frequency slower than the master clock MCK.例文帳に追加

絶縁基板上に形成され、マスタークロックＭＣＫに基づいて周波数が異なる出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生するタイミング発生回路において、先ず、クロック生成部１１でマスタークロックＭＣＫよりも遅い周波数の動作クロックを生成する。 - 特許庁

Only for a specified pixel clock in a data region constituted of a plurality of continuous pixel clocks, phase correction of pixel clock is performed at the timing of a clock signal from a high frequency clock generating means and its correction start timing is differentiated for each data region of different time series.例文帳に追加

複数の連続した画素クロックから構成されるデータ領域の特定の画素クロックのみに対し、画素クロックの位相の補正を、高周波クロック生成手段からのクロック信号のタイミングにより行い、且つ、その補正開始タイミングを時系列の異なる上記データ領域毎に異ならせる。 - 特許庁

When the vehicle control device 1 receives a standby instruction, the processor 11 reads a minimum clock frequency stored in a ROM 13, sets it to the clock signal generation circuit 12, and executes the processing of each function according to the clock signal supplied from the clock signal generation circuit 12.例文帳に追加

また、車両制御装置１が待機指示を受け付けた場合、プロセッサ１１は、ＲＯＭ１３に記憶してある最低クロック周波数を読み出してクロック信号発生回路１２に設定し、クロック信号発生回路１２から供給されるクロック信号に従って各機能の処理を実行する。 - 特許庁

Frequency information on the clock signal to be input to a clock encoder 1 in the outermost hierarchy of the hierarchy-designed LSI and delay information on a part up to each block are transmitted to a clock decoder 3 installed in each block, and the clock signal is distributed without difference delays to all synchronous elements inside each block.例文帳に追加

階層設計されたLSIの最上位階層にあるクロックエンコーダ１に入力されたクロック信号の周波数情報と各ブロックまでの遅延情報を、各ブロックに設置されたクロックデコーダ３に伝えることにより、各ブロック内の全ての同期素子に遅延差なくクロック信号を分配する。 - 特許庁

A ring oscillator 16 oscillates ring clock signal RCLK at a predetermined frequency out of synchronization with test clock signal TCLK at the time of normal operation mode and changes ring clock signal RCLKA synchronized with test clock signal TCLK at the time of test operation mode.例文帳に追加

リング発振器１６は、通常動作モード時では、テスト用クロック信号ＴＣＬＫとは非同期でリングクロック信号ＲＣＬＫを所定周波数で発振させ、テスト動作モード時では、リングクロック信号ＲＣＬＫＡをテスト用クロック信号ＴＣＬＫに同期させて変化させる。 - 特許庁

A reset control circuit 201 outputs a reset signal to a frequency dividing clock generating circuit 103, so as to allow the rising timing of the clock to be an operation clock in a demodulating circuit 104 not to coincide with the falling timing of the sampling clock in the A/D converting circuit 101.例文帳に追加

また、復調回路１０４における動作クロックとなるクロックの立ち上がりのタイミングがＡ／Ｄ変換回路１０１のサンプリングクロックの立ち下がりのタイミングに一致しないように、リセット制御回路２０１が分周クロック生成回路１０３にリセット信号を出力する。 - 特許庁

A transmission clock circuit 51 of a transmission timing adjusting unit 5 applies timing adjustment to frequency divided output of a system clock (SYSCLK) according to timing control data Dt outputted from a control circuit 57, and outputs a transmission clock (TXCLK) synchronized with a reproduction clock (RXCLK).例文帳に追加

送信タイミング調整部５の送信クロック生成回路５１は、システムクロック（ＳＹＳＣＬＫ）の分周出力を、制御回路５７から出力されるタイミング制御情報Ｄｔに応じてタイミング調整し、再生クロック（ＲＸＣＬＫ）に同期した送信クロック（ＴＸＣＬＫ）を出力する。 - 特許庁

Test operation of a semiconductor memory is performed based on an internal clock signal of a high frequency other than an external clock signal, one part of data of a test result obtained synchronizing with the internal clock signal is selected, and the selected data is given to a tester device synchronizing with the external clock signal.例文帳に追加

この発明は、外部クロック信号よりも高周波の内部クロック信号に基づいて半導体記憶装置のテスト動作を実施し、内部クロック信号に同期して得られたテスト結果のデータの一部を選択し、選択したデータを外部クロック信号に同期してテスタ装置に与えて構成される。 - 特許庁

This computer is provided with plural variable clock generating circuits 115 and 116, a clock output switching circuit 117 for switching outputs from those plural variable clock generating circuits, and an operating system 101 having a clock frequency controlling part 111 for controlling the plural variable clock generating circuits 115 and 116 to output different clock frequencies for executing a program and controlling the switching of the clock output switching circuit 117 to select the output of the clock frequencies.例文帳に追加

複数の可変クロック発生回路１１５、１１６と、この複数の可変クロック発生回路からの出力を切替えるクロック出力切替え回路１１７と、複数の可変クロック発生回路１１５、１１６が、プログラムを実行する異なるクロック周波数を出力するように制御するとともに、クロック出力切替え回路１１７がクロック周波数の出力を選択するように切替え制御するクロック周波数制御部１１１を有するオペレーティングシステム１０１とを備えている。 - 特許庁

A vertical frequency counter 51 counts a system clock with a vertical synchronizing signal and a vertical frequency comparator 5 detects whether the count value and a vertical frequency decoded value from a decoder 54 which shows a vertical frequency match each other.例文帳に追加

垂直周波数カウンタ５１が垂直同期信号をシステムクロックでカウントし、垂直周波数比較器５５がこのカウント値とデコーダ５４からの垂直周波数を示す垂直周波数デコード値とが互いに一致しているか否かを検出する。 - 特許庁

When the frequency of TCXO111 is 12.8 MHz and the frequency of 32 kHz is used for the clock of an RTC part 115, a frequency divider 113 divides the frequency of TCXO111 by 1/400 and supplies it to the RTC part 115.例文帳に追加

ＴＣＸＯ１１１の周波数が１２．８ＭＨｚで、ＲＴＣ部１１５のクロックに３２ＫＨｚの周波数を使用する場合には、分周器１１３はＴＣＸＯ１１１の周波数を１／４００分周し、ＲＴＣ部１１５に供給する。 - 特許庁

To provide a frequency control device for a reference clock signal in which a free run frequency is controlled into a specified frequency value with a change of the free run frequency caused by a change in a circuit component with the passage of time, repair, a circuit change and the like.例文帳に追加

回路部品の経年変化、修理、回路変更等々に起因するフリーラン周波数の変化に伴って当該フリーラン周波数を規定の周波数値に制御することができる基準クロック信号の周波数制御装置を提供する。 - 特許庁

The method for compensating a frequency shift of an encoder includes a step (100) for deciding the value of a frequency of an input encoder signal, a step (130) for determining a value of the frequency shift by analyzing a clock signal of an encoder index and the input encoder signal, and a step (150) for generating a clock with compensated frequency shift by compensating the value of the frequency shift.例文帳に追加

エンコーダの周波数シフトの補償のための方法は、入力エンコーダ信号の周波数値を決定するステップ（１００）と、エンコーダインデックスのクロック信号と入力エンコーダ信号とを解析して、周波数シフトの値を決定するステップ（１３０）と、その周波数シフトの値を補償して、周波数シフトが補償されたクロックを生成するステップ（１５０）とを含む。 - 特許庁