「clock frequency」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

When a change in transmission data Si is detected by an EOR15_i and an OR16, a detection signal DET is outputted for the period of the frequency dividing clock CKD, and the system clock CLK is outputted as a transfer clock CKT.例文帳に追加

ＥＯＲ１５_ｉとＯＲ１６で送信データＳｉの変化を検出したときに、その分周クロックＣＫＤの期間だけ検出信号ＤＥＴを出力し、システムクロックＣＬＫを転送クロックＣＫＴとして出力する。 - 特許庁

The clock control circuit 23 delivers to the DSP section 17 a clock frequency adjusted not to generate underrun by signal information of the facsimile tone detecting function 21 at the DSP section 17 and the clock difference detection results.例文帳に追加

クロック制御回路２３は、ＤＳＰ部１７のファクシミリトーン検出機能２１の信号情報と、クロック差分検出結果とから、アンダーランが発生しないように周波数を調整したクロック周波数をＤＳＰ部１７へ出力する。 - 特許庁

A sequencer 5 prepares a clock control state 106, a write state 104 and a read state 105 on the basis of a frequency dividing clock 111 and a clock control circuit 12 detects a change point of read data 103 read out from an SDRAM 2 on the basis of these prepared states 104 to 106.例文帳に追加

分周クロック１１１よりシーケンサ５でクロック調整ステート１０６，ライトステート１０４，リードステート１０５を作成し、それに基いてクロック調整回路１２では、ＳＤＲＡＭ２からのリードデータ１０３の変更点を検出する。 - 特許庁

A semiconductor integrated circuit is provided which is characterized in including a plurality of latch circuits (11-18) each outputting a second clock signal resulting from frequency-dividing a first clock signal and making the first clock signal into a multi-phase signal having two or more phases.例文帳に追加

第１のクロック信号を分周し、かつ２相以上に多相化した第２のクロック信号を出力する複数のラッチ回路（１１〜１８）を有することを特徴とする半導体集積回路が提供される。 - 特許庁

Also, the LSI 200 of the clock supply origin frequency-divides the clock from an oscillator 100 into two and works it so as to make the H width and L width of the clock the same by a JK flip-flop 22 and supplies it to the own and other LSIs 200 and 3.例文帳に追加

また、クロック供給元のＬＳＩ２００がＪＫフリップフロップ２２により発振器１００からのクロックを２分周してクロックのＨ幅とＬ幅が同一となるように加工し、自他のＬＳＩ２００および３に供給する。 - 特許庁

By utilizing a phase locked loop(PLL) circuit included in the resolution conversion system, a frequency of a clock received from an oscillator on a printed circuit board is increased when an oscillation clock is fed, and a clock is generated for drawing a sub-dot.例文帳に追加

解像度変換システムに含まれる位相ロックループ（ＰＬＬ）回路を利用することによって、発振クロックが供給されたときにプリント回路基板上の発振器からのクロックを上げて、サブドット描画用クロックを生成する。 - 特許庁

The synchronous control signal, an arbitrary signal B output from a frequency divider 6, and the VCO signal are input into a PLL clock signal generating signal 9, and a PLL clock signal of a desired clock number can be obtained easily.例文帳に追加

この同期制御信号と、分周器６から出力される任意の分周信号Ｂと、ＶＣＯ信号とをＰＬＬクロック信号生成信号９に入力し、容易に、所望するクロック数のＰＬＬクロック信号を得ることができる。 - 特許庁

To provide a semiconductor integrated circuit with a clock signal multiplication circuit incorporated therein in which a duplexed clock signal can be generated while following up a change of a power supply voltage or a reference clock signal frequency without using a phase comparator.例文帳に追加

位相比較器を用いることなく、電源電圧や基準クロック信号周波数の変化に追従して２逓倍クロック信号を生成することができるクロック信号逓倍回路を内蔵した半導体集積回路を提供する。 - 特許庁

The receiving apparatus 1 includes a signal receiving unit 10 for selectively receiving signals of a plurality of frequency bands, digital circuits 12 to 14 operating on the basis of the clock signal, and a clock supplying circuit 16 for supplying the clock signal.例文帳に追加

複数の周波数帯の信号を選択的に受信する信号受信部１０と、クロック信号に基づいて動作するデジタル回路１２〜１４と、クロック信号を供給するクロック供給回路１６とを備えた受信装置１である。 - 特許庁

To provide an image processing apparatus provided with the clock generation part of simple constitution capable of supplying the system clock of a frequency matched with an operation clock respectively used by a series of image processing circuit parts in the operation of each image processing circuit part.例文帳に追加

一連の画像処理回路部でそれぞれ使用する動作クロックに合わせた周波数のシステムクロックを各画像処理回路部の動作時に供給し得る、簡単な構成のクロック生成部を備えた画像処理装置を提供する。 - 特許庁

After synchronizing the phase of the 1st clock signal with the phase of the feedback signal, a phase comparator compares the phase of the 1st clock signal with a phase of a 2nd clock signal with a 2nd frequency and generates a difference signal, corresponding to the phase difference.例文帳に追加

第１クロック信号とフィードバック信号の位相が同期した後、位相比較器は第１クロック信号の位相と第２周波数を有する第２クロック信号の位相を比較し、位相差に対応する差信号を発生させる。 - 特許庁

This device is provided with a frequency-determining circuit 83 which generates a clock signal roughly synchronized in phase with the external clock signal and a fine adjusting circuit 85 generating an internal synchronizing signal which is precisely synchronized in phase with the external clock signal.例文帳に追加

外部クロック信号に粗い精度で位相同期したクロック信号を生成する周波数決定回路（８３）と、外部クロック信号に微細精度で位相同期した内部同期信号を生成する微調整回路（８５）とを設ける。 - 特許庁

A data clock recovery section 200 extracts a plurality of clock signals from the electric signal within frequency ranges different from each other in cross-reference with a plurality of the transmission rates and recovers a plurality of data signals by using the clock signals.例文帳に追加

データクロック再生部２００は、複数の伝送レートに対応した互いに異なる周波数範囲内で、電気信号から複数のクロック信号を抽出し、それらのクロック信号を用いて複数のデータ信号を再生する。 - 特許庁

A clock signal CLK1 outputted from a crystal oscillation circuit 251 and a clock signal CLK2 of a frequency lower than the clock signal CLK1 which is outputted from an RC oscillation circuit 253 are inputted to the selector circuit 256.例文帳に追加

セレクタ回路２５６には、水晶発振回路２５１から出力されるクロック信号ＣＬＫ１と、ＲＣ発振回路２５３から出力され、クロック信号ＣＬＫ１よりも低い周波数のクロック信号ＣＬＫ２が入力されている。 - 特許庁

For synchronizing with a high accuracy clock 1 having a low frequency output, PLL circuits 21, 22, 23, 24, 25 and 26 having added a circuit 20 controlling a frequency dividing ratio are used.例文帳に追加

低い周波数出力をもつ高精度時計１に同期をとるため、分周率を制御する回路２０を付加したＰＬＬ回路２１、２２、２３、２４、２５、２６を用いる。 - 特許庁

The load state monitor program 113 decides the increasing/decreasing clock frequency on the basis of the calculated average use rate, and notifies a frequency direction program 115 of decided information.例文帳に追加

負荷状態モニタープログラム１１３は算出した平均使用率を基に増減するクロック周波数を決定し、決定した情報を周波数指示プログラム１１５に通知する。 - 特許庁

Thus, a frequency of a recovered clock signal is automatically made coincident with a frequency of raw data by utilizing a period when no reproduction is conducted in a magnetic tape device.例文帳に追加

こうすると、磁気テープ装置において、再生が行われていない期間を利用して、再クロック信号の周波数を生データの周波数に自動的に一致させることができる。 - 特許庁

The TG 136 transmits a synchronization signal based on the low-frequency clock frequency signal to a CCD driver 132c, a white balance γ processing circuit 133, and an A/D 134.例文帳に追加

ＴＧ部１３６は、低周波クロック周波数信号に基づく同期信号をＣＣＤドライバ１３２ｃ、白バランスγ処理回路１３３、Ａ／Ｄ部１３４に送信する。 - 特許庁

The time-frequency converter 137 is coupled to the logic block 134 and generates the clock signal 135 having a frequency responding to the duration of the drive signal 130.例文帳に追加

時間−周波数コンバータ１３７は論理ブロック１３４に結合され、駆動信号１３０の期間に応答する周波数を有するクロック信号１３５を生成する。 - 特許庁

For stabilizing the voltage and permitting a high-frequency connection, the 1st circuit block B1 and the 2nd circuit block B2 vary the clock duty and frequency for driving the circuits.例文帳に追加

電圧の安定化、接続周波数の高周波化のために第１回路ブロックＢ１と第２の回路ブロックＢ２とで回路駆動用クロックのデューティや周波数を変える。 - 特許庁

When a mode key 61 of the remote controller 6 is pressed, the control unit 3 performs control so as to rock a frequency of the panel clock 341 outputted by the frequency conversion part 34.例文帳に追加

リモコン６のモードキー６１が押されたときには、制御部３は、周波数変換部３４が出力するパネルクロック３４１の周波数を揺動するよう制御する。 - 特許庁

In ASIC, CPU refers to an SD clock frequency setting table, and sets an SDCLK frequency fit for the current wireless LAN communication's standards and transmission rate.例文帳に追加

ＡＳＩＣ内のＣＰＵは、ＳＤクロック周波数設定テーブルを参照して、現在の無線ＬＡＮの通信規格・通信速度に対応したＳＤＣＬＫ周波数を設定する。 - 特許庁

A control section 5 in this phase adjustment device sets a frequency division ratio, at which a clock signal generating section 1 applies frequency division to a horizontal synchronizing signal to a value different from a predetermined reference value.例文帳に追加

制御部５は、クロック信号生成部１が水平同期信号を分周する際の分周比を予め定められた基準値とは異なる値に設定する。 - 特許庁

A mute threshold table 57 holds a value for setting a threshold corresponding to presence of a camera clock for each frequency included in the broadcasting frequency band.例文帳に追加

ミュートしきい値テーブル５７は、放送周波数帯に含まれる個々の周波数についてカメラクロックの有無に応じたしきい値を設定するための値を保持している。 - 特許庁

In an electronic apparatus having a plurality of sources, the clock rate of a serial communication is set variable in frequency so as not to interfere with the frequency of the source operating at present.例文帳に追加

複数のソースを有する電子機器において、シリアル通信のクロックレートを現在作動しているソースの周波数と干渉しない周波数とするように可変とした。 - 特許庁

The trailing edge of a PWM signal for driving a power transistor is detected, and the timing of which the carrier frequency is changed by changing the frequency-dividing ratio of the clock.例文帳に追加

パワートランジスタをドライブするＰＷＭ信号の立ち下がりエッジを検出して、そこのタイミングよりクロックの分周比等を変えることによりキャリア周波数を変更する。 - 特許庁

Then, a frequency control part 6 and an oscillator 7 generate the output clock signals while changing the frequency corresponding to a compared result in the phase comparison part 5.例文帳に追加

そして周波数制御部６および発振器７が、位相比較部５での比較結果に応じて周波数を変更しながら出力クロック信号を発生する。 - 特許庁

To prevent the deterioration of processing capability due to a low frequency even when the frequency of a synchronizing clock signal is variable, and to suppress power consumption.例文帳に追加

同期クロック信号の周波数が可変な場合、低周波数とされても、処理能力の低下を防止するとともに、電力消費を抑制することができるようにする。 - 特許庁

To achieve a smooth frequency change without disturbing a synchronizing state even when a clock frequency on a bus is changed and to obtain efficient bus operation.例文帳に追加

本発明の課題バス上のクロック周波数が変化しても同期状態が乱れることなく円滑な周波数変更を実現でき、効率的なバス運用を得る。 - 特許庁

To provide a malfunction preventing method and circuit by which noise can be masked by using the frequency of a clock signal, which is higher than the frequency of an input signal.例文帳に追加

入力信号の周波数よりも高いクロック信号の周波数を用いてノイズをマスクすることができる誤動作防止方法及びその回路を提供する。 - 特許庁

To provide a reception controller and a reception control method that can receive a notice information signal even when a low-frequency clock has a certain frequency deviation and more.例文帳に追加

低周波クロックにある一定以上の周波数偏差が生じても報知情報信号を受信できる受信制御装置および受信制御方法を提供する。 - 特許庁

A voltage control oscillator 9 generates a reproduction clock signal 11 of a frequency according to an oscillation control signal 15 generated from the phase frequency error signal 27.例文帳に追加

電圧制御発振器９は、位相周波数誤差信号２７から生成された発振制御信号１５に応じた周波数の再生クロック信号１１を生成する。 - 特許庁

To expand a memory macro according as a frequency becomes high with increase of power consumption in a memory part by influence of high frequency increase of a system reference clock.例文帳に追加

システム基準クロックの高周波数化の影響により、メモリ部における消費電力増加と共に、高周波数化に対応したメモリマクロの大型化が課題となっている。 - 特許庁

A system state setting storage means 103 stores a clock frequency to be supplied to the CPU 100, an operation frequency and a voltage to be applied to the CPU.例文帳に追加

システム状態設定記憶手段１０３は、ＣＰＵ１００へ供給するクロック周波数や、ＣＰＵ内部の動作周波数、ＣＰＵ印加電圧を記憶する。 - 特許庁

This frequency controller as a clock extract circuit EH in a communication terminal is provided with a phase and frequency comparator CPF and a voltage-controlled oscillator VCO.例文帳に追加

通信端末内のクロック抽出回路ＥＨとしての周波数制御装置は、位相および周波数比較器ＣＰＦと電圧制御発振器ＶＣＯとを備える。 - 特許庁

To provide an operating frequency autonomous setting circuit for changing clock frequency according to the generating status of an interrupting signal to a CPU, and for reducing the power consumption of a circuit.例文帳に追加

ＣＰＵへの割込み信号の発生状態に応じてクロック周波数を変化させ、回路の消費電力を低減する動作周波数自律設定回路を提供する。 - 特許庁

To provide a timing controller that reduces a frequency of calculation of a frequency deviation for a low speed clock even for a period when intermittent reception is consecutive so as to reduce the power consumption used for calculating a correction value.例文帳に追加

間欠受信が続く期間中でも、低速クロックの周波数偏差の計算の頻度を減らし、補正値計算に費やされる消費電力の削減を行うこと。 - 特許庁

To provide an orthogonal frequency division multiplex (OFDM) transmitter which, when slave synchronization is lost and deviation occurs in a clock frequency, can immediately detect the occurrence of the deviation and issuing an alarm.例文帳に追加

従属同期がくずれてクロック周波数にずれが生じた場合に、そのずれ発生を直ちに検出して警告可能なＯＦＤＭ送信装置を提供する。 - 特許庁

This simulation method is constituted by providing a first process to replace clock frequency of a pattern for logical verification with the lowest motion frequency to establish logic of a dynamic path.例文帳に追加

論理検証用パタンのクロック周波数を、ダイナミックパスの論理が成立するための最低動作周波数に置き換える第一の手順を有することによる。 - 特許庁

The frequency detecting circuit 11 of the main circuit 1 detects a frequency deviation in the sub clock oscillation circuit 20 by detecting a count value of the counter 24 of the sub circuit 2.例文帳に追加

メイン回路１の周波数検出回路１１は、サブ回路２のカウンター２４のカウント値を検出してサブクロック発振回路２０の周波数のずれを検出する。 - 特許庁

A CDR 47 extracts a clock from the low frequency component extracted from the received optical signal and compares it with the preset frequency of the low speed signal.例文帳に追加

この受信光信号から抽出された低周波成分からＣＤＲ４７でクロックを抽出し、予め設定された低速信号の周波数と比較する。 - 特許庁

The digital modulator DM can process a digital signal S(TA) including a symbol SYMB having a clock frequency Fclk and sampled by a symbol frequency Fsy.例文帳に追加

ディジタル変調器ＤＭはクロック周波数Ｆｃｌｋを含み、シンボル周波数ＦｓｙでサンプリングされたシンボルＳＹＭＢを含むディジタル信号Ｓ（ＴＡ）を処理することができる。 - 特許庁

Further, a frequency variable range is easily compensated even when a power supply voltage is turned to a low voltage and the frequency deviation of the clock signals is highly accurately maintained.例文帳に追加

さらに、電源電圧が低電圧化されても容易に周波数可変範囲を補償してクロック信号の周波数偏差を高精度に維持することができる。 - 特許庁

To lower high-speed acquisition and a clock speed and to correct an error in transmission frequency according to an error in reception frequency by digitizing an AFC circuit.例文帳に追加

ＡＦＣ回路をデジタル化し、高速引込み及びクロック速度を低下させると共に、受信周波数の誤差に応じて送信周波数の誤差の補正を可能とする。 - 特許庁

When a reception timing detector 10 detects the phase shift of a receiving operation clock, a phase controlling part 12 temporarily changes the frequency division ratio of a frequency divider 14.例文帳に追加

受信タイミング検出部１０により、受信動作クロックの位相ずれが検出されると、位相制御部１２は、分周器１４の分周比を一時的に変化させる。 - 特許庁