「data bits」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

The first to fourth switching elements SW1 to SW4 are on-off controlled using at least 3 bits gamma correction data.例文帳に追加

第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４は、少なくとも３ビットのガンマ補正データを用いてオンオフ制御される。 - 特許庁

The grayscale number for displaying the frame data fr is increased, without increasing the number of bits of the grayscale memory 7.例文帳に追加

階調メモリ７のビット数を増やすことなく、フレームデータｆｒを表示するための階調数を増やすことができる。 - 特許庁

The additional information is embedded in the least significant digit bits of respective pieces of sound data corresponding to respective sampling points in time series.例文帳に追加

各サンプリング点対応のそれぞれの音データのそれぞれの最下位ビットに時系列で付加情報を埋め込む。 - 特許庁

The vector processor 110 executes processing of only the elements of the vector data corresponding to the effective mask bits.例文帳に追加

ベクトル演算器１１０はベクトルマスクデータの有効マスクビットに対するベクトルデータの要素についてのみベクトル演算を実行する。 - 特許庁

An ECC circuit 12A has an error correction function of N (N:natural number) bits for output data of a memory cell array 11.例文帳に追加

ＥＣＣ回路１２Ａは、メモリセルアレイ１１の出力データに対してＮ（Ｎは自然数）ビットのエラー訂正機能を有する。 - 特許庁

The luminance signal and the color information with the number of bits controlled are transferred as encoded data through prescribed encoding processing.例文帳に追加

輝度信号とビット数が制御された色情報とは、所定の符号化処理を経て符号化データとして転送される。 - 特許庁

The program of the DRAM (2)10 is accessed by using high order bits [15:8] of a DRAM data bus [15:0]21.例文帳に追加

ＤＲＡＭ（２）１０のプログラムにアクセスする場合はＤＲＡＭデータバス［１５：０］２１の上位ビット［１５：８］を使用してアクセスする。 - 特許庁

The reception clocks can be arbitrarily set in the clock generating circuit so that the data with the arbitrary number of bits can be received.例文帳に追加

クロック発生回路で受信クロックが任意に設定できる事により、任意のビット数のデータを受信する事ができる。 - 特許庁

To reduce the number of check bits necessary for correcting an error in a data block including plural sub-blocks.例文帳に追加

複数のサブブロックを含んでいるデータ・ブロック内のエラーを訂正するために必要なチェックビットの数を少なくすること。 - 特許庁

A DBB-LSI 11 outputs a first signal indicating logic of respective bits included in communication data by means of potential.例文帳に追加

ＤＢＢ−ＬＳＩ１１は、通信データに含まれる各ビットの論理を電位によって表す第１信号を出力する。 - 特許庁

A quantization part 201 quantizes multivalue picture data into a quinary and outputs the quinary into the code of four bits, which can be expressed.例文帳に追加

量子化部201は、多値の画像データを五値に量子化して、五値を表現可能な4ビットのコードとして出力する。 - 特許庁

Therefore, since a CRC constituted of, for example, 24 bits is not added to the data, usage of the memory part can be reduced.例文帳に追加

従って、データには例えば２４ビットからなるＣＲＣが付加されていないので、メモリ部の使用量を抑制できる。 - 特許庁

An error correction part 3 is connected to the common lines, and detects and corrects error bits contained in supplied data.例文帳に追加

エラー訂正部3は、共通線と接続され、供給されたデータに含まれるエラービットの検出および訂正を行なう。 - 特許庁

An integrity control system uses address bits to enable the encryption and/or protection of data stored in a system memory.例文帳に追加

インテグリ制御システムは、アドレスビットを使用して、システムメモリに記憶されているデータの暗号化および／または保護を可能にする。 - 特許庁

transmits a continuous stream of zero-valued bits for a specific duration, if the terminal is using asynchronous serial data transmission. 例文帳に追加

は端末が非同期のシリアルデータ転送を用いている場合に、連続した0のビット列を一定間隔で転送する。 - JM

The number of data write-in bits for the memory cell array 3 at the write-operation is changed before completion of initialization and after completion.例文帳に追加

そして、ライト動作時のメモリセルアレイ３へのデータ書き込みビット数を、初期化完了前と完了後とで変える。 - 特許庁

The size of each of the buffer memories is determined by the sampling frequency of stream waveform data to be stored and the number of bits per sample.例文帳に追加

各バッファメモリのサイズは、記憶されるストリーム波形データのサンプリング周波数とサンプルあたりのビット数で定める。 - 特許庁

The A/D conversion apparatus transmits, to a microcomputer, a result of A/D conversion processing with a fixed communication data length of 16 bits.例文帳に追加

Ａ／Ｄ変換装置は、１６ビットの固定通信データ長でＡ／Ｄ変換処理結果をマイコンに対して送信する。 - 特許庁

A shortening section 24 applies shortening, including deletion of the dummy data included in the LDPC code and puncturing of parity bits of the LDPC code.例文帳に追加

短縮化部２１は、LDPC符号に含まれるダミーデータの削除、及び、LDPC符号のパリティビットのパンクチャである短縮化を行う。 - 特許庁

A shift register 3 converts a data input Din by n×d bits into a parallel signal and a register 6 latches the signal.例文帳に追加

シフトレジスタ３によりデータ入力Ｄ_inのうちのｎ×ｄビット分をパラレル信号に変換し、レジスタ６によりラッチする。 - 特許庁

Dithering processing is applied to color irregularity corrected input video data V[11:0] having 12 quantized bits.例文帳に追加

色むら補正処理された量子化ビット数１２ビットの入力ビデオデータＶ［１１：０］に対して、ディザリング処理を行う。 - 特許庁

To provide a rewritable nonvolatile semiconductor memory capable of storing data for a plurality of bits for one transistor.例文帳に追加

１個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを提供する。 - 特許庁

The status data includes a plurality of bits corresponding to the plurality of statuses respectively and each bit indicates the corresponding status.例文帳に追加

ステータスデータは、上記複数ステータスにそれぞれ対応した複数ビットを含み、各ビット値が対応するステータスを示す。 - 特許庁

The mixer 220 overwrites only a part of bytes of the held information bits with write data according to a byte mask signal DM.例文帳に追加

ミキサ２２０は、バイトマスク信号ＤＭに応じて、保持された情報ビットの一部のバイトのみをライトデータで上書きする。 - 特許庁

However, this key consists of two parts - a 56 bit DES encryption key and 64 bits of random data used as the authenticator.例文帳に追加

しかし、このキーは 2 つの部分、すなわち 56 ビット DES 暗号キーと認証に使用する 64 ビットのランダムなデータから構成される。 - XFree86

Each of memory cells in a memory cell array 100 can hold data of (n) bits corresponding to a threshold value level of 2^n pieces.例文帳に追加

メモリセルアレイ１００中のメモリセルの各々は、２^n個のしきい値レベルに対応してｎビットのデータを保持できる。 - 特許庁

Digital sound data (L or R, each 16 bits) sampled at 48 kHz are inputted and stored in FIFO 31.例文帳に追加

ＦＩＦＯ３１には４８ＫＨｚでサンプリングされたデジタル音声データ（Ｌ、Ｒそれぞれ１６ビット）が入力保持される。 - 特許庁

The input-output circuits are constituted for receiving respective data bits written in the memory cell array from the respective data input-output pins during writing operation, and are constituted for providing the respective data bits read from the memory cell array to the respective data input-output pins during reading operation.例文帳に追加

入出力回路は、書き込み動作の間に、それぞれのデータ入出力ピンからメモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成され、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを提供するように構成される。 - 特許庁

In the case of writing processing to the specific word, the defective bit replacement processing circuit 104 converts the WRITE DATA for x bits into the RAW WRITE DATA for x+y bits to be written in the data cells and the redundant cells using the FAIL DATA to be written in the memory cell array 102.例文帳に追加

指定ワードへの書き込み処理であれば、不良ビット代替処理回路１０４は、ＦＡＩＬ ＤＡＴＡを用いて、ｘビット分のＷＲＩＴＥ ＤＡＴＡをデータセルと冗長セルに書き込むｘ＋ｙビットのＲＡＷ ＷＲＩＴＥ ＤＡＴＡに変換し、メモリセルアレイ１０２に書き込む。 - 特許庁

Frame conversion portions 11-18 of a transmitter 1 input Dual Link HD-SDI signals, discard parity bits and staff bits of HANC data and pixel data, convert data sequences of the HD-SDI signals by SDI clocks into data sequences by SONET clocks and house the data sequences in an OC-192 frame for transmission to a wide area network 3.例文帳に追加

送信装置１のフレーム変換部１１〜１８は、Ｄｕａｌ Ｌｉｎｋ ＨＤ−ＳＤＩ信号を入力し、ＨＡＮＣデータ並びに画素データのパリティビット及びスタッフビットを廃棄し、ＳＤＩクロックによるＨＤ−ＳＤＩ信号のデータ列をＳＯＮＥＴクロックによるデータ列に変換し、ＯＣ−１９２フレームに収容して広域網３へ送信する。 - 特許庁

The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.例文帳に追加

メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁

In the pinball game machine, top 2 bits of variation time computing data to be used for generation of variation time are configured as reference time specifying data which represent one of a plurality of reference time data, and bottom 6 bits are configured as loop frequency data which represent the frequency (loop frequency) of repetition of weighting for reference time generated based on the reference time data.例文帳に追加

変動時間の生成に用いられる変動時間演算用データの上位２ビットは、複数の基準時間データのうちのいずれかを示す基準時間指定データとして構成されていると共に、下位６ビットは、基準時間データにより生成される基準時間分のウェイトを繰り返す回数（ループ回数）を示すループ回数データとして構成されている。 - 特許庁

In the pinball game machine, top 2 bits of variation time computing data used for generation of variation time are configured as reference time representing data which specify one of a plurality of reference time data, and bottom 6 bits are configured as loop frequency data representing the frequency (loop frequency) of repetition of weighting for reference time generated based on the reference time data.例文帳に追加

変動時間の生成に用いられる変動時間演算用データの上位２ビットは、複数の基準時間データのうちのいずれかを示す基準時間指定データとして構成されていると共に、下位６ビットは、基準時間データにより生成される基準時間分のウェイトを繰り返す回数（ループ回数）を示すループ回数データとして構成されている。 - 特許庁

In an interleaver, in a MIMO OFDM communication system including a plurality of transmission antennas, configured to interleave a block of N data bits including data for a plurality of OFDM symbols by implementing first and second interleave functions, at least one interleave function being configured to interleave data bits between blocks of Ncbps bits, each of the OFDM symbols is defined by the block of the Ncbps bits.例文帳に追加

複数の送信アンテナを持つＭＩＭＯ ＯＦＤＭ通信システムにおけるインタリーバおいて、少なくとも一つのインタリーブ機能がＮｃｂｐｓビットのブロック間でデータビットをインタリーブするよう構成される第一及び第二のインタリーブ機能を実施することによって、複数のＯＦＤＭシンボルのためのデータを含むＮデータビットのブロックをインタリーブするために構成されるインタリーバであって、各々のＯＦＤＭシンボルはＮｃｂｐｓビットのブロックにより定義される。 - 特許庁

A nonvolatile semiconductor memory in accordance with one embodiment comprises: an accumulator 12 that divides first unit data into z pieces of second unit data and accumulates fail bits for each second unit data; and a controlling circuit 10 for controlling detection operation of the fail bits after writing.例文帳に追加

実施形態に係わる不揮発性半導体メモリは、第１の単位のデータをｚ個の第２の単位のデータに分け、各第２の単位のデータについてフェイルビットを累積するアキュムレータ１２と、書き込み後にフェイルビットを検知する動作を制御する制御回路１０とを備える。 - 特許庁

A sample hold signal conversion circuit group 4 is equipped with a plurality of data transfer circuits which transfer n bits every n columns (n≥2) of a pixel array in the digital data of a predetermined number of bits which is converted by each of a plurality of analog-to-digital converters according to the column selection signals by using one data line.例文帳に追加

サンプルホールド信号変換回路群４は列選択信号に従って、複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち画素アレイのｎ列（ｎ≧２）毎のｎビットを１本のデータ線を用いて転送する複数のデータ転送回路を備える。 - 特許庁

An image data (1 pixel is L bits) for each color component is respectively input into a compressor 41 employing non-linear conversion, and the image data are compressed to M bits (M<L) according to an appropriate compression translation table TB1 established based on an image information extracted from an original image data.例文帳に追加

非線形変換を用いた圧縮器４１には、各色成分の画像データ（１画素がＬビット）がそれぞれ入力され、原画像データから抽出された画像情報に基づいて設定された適切な圧縮変換テーブルＴＢ１に従って画像データがＭビット（Ｍ＜Ｌ）へ圧縮される。 - 特許庁

This picture data processing circuit discriminates the 4th bit D3 counting from the lowest bit of an 8-bit picture data Data, and when this bit D3 is [0], the circuit outputs the higher 4 bits as they are, and when the bit D3 is [1], the circuit outputs the higher 4 bits with an increment of '1'.例文帳に追加

８ビットの画像データＤａｔａのうち、最下位ビットから数えて４番目のビットＤ３を判別し、このビットＤ３が［０］であれば、上位４ビットをそのまま出力する一方、ビットＤ３が［１］であれば、上位４ビットを「１」だけインクリメントして出力する。 - 特許庁

When 8 bit attribute data of 32×32 is encoded for one pixel, a variable i is set at 7 as an initial value (S604), eight attribute data is inputted (S605), and the data of 8 bits collecting the bits i is generated and outputted to a reversible encoding section (S606) thus performing encoding.例文帳に追加

１画素に対して８ビットの属性データを３２×３２個分符号化する場合、初期値として変数ｉに７をセットし（Ｓ６０４）、８個の属性データを入力し（Ｓ６０５）、ビットｉをまとめた８ビットのデータを生成し、可逆符号化部に出力する（Ｓ６０６）ことで、符号化を行なわせる。 - 特許庁

A first compression processing section 61b of a compression processing means 61a encodes the drawing image point data group by first run length coding, wherein a prescribed number of bits (e.g. 8 bits) for forming 1 byte is a fixed length to generate a code data group comprising a plurality of 1-byte code data.例文帳に追加

圧縮処理手段６１ａの第１の圧縮処理部６１ｂが、描画点データ群を、１バイトを形成する所定ビット数（例えば８ビット）を固定長とした第１のランレングス符号化により符号化して、複数の１バイトのコードデータからなるコードデータ群を生成する。 - 特許庁

In the case of the LCD of a dot matrix type of 24×32, the timing generation circuit 70 A is actuated as a counter of five bits by holding the set signal X 4 at "H", and the display data of 96 bits output from the display data group 20 is quadrisected by the data selection circuit 30 A and is applied to the LCD.例文帳に追加

２４×３２のドットマトリックス型のＬＣＤの場合、設定信号Ｘ４を“Ｈ”にして、タイミング生成回路７０Ａを５ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをデータ選択回路３０Ａで４分割してＬＣＤに与える。 - 特許庁

Signal strengths of the data tones are determined based on the equalized data tones, and log-likelihood ratios of bits represented by the data tones are determined based on the subcarrier interference-to-noise ratios and the signal strength of the data tones.例文帳に追加

等化されたデータトーンに基づいてデータトーンの信号強度が求められ、サブキャリア干渉対雑音比とデータトーンの信号強度とに基づいてデータトーンによって表されるビットの対数尤度比が求められる。 - 特許庁

To obtain a serial data receiving circuit reducing data transfer frequency with a microcomputer by the reception of serial data with the arbitrayy number of bits and the multiplexing of the serial data according to the setting of a reception clock generating circuit.例文帳に追加

受信クロックの発生回路の設定で任意のビット数のシリアルデータの受信と、シリアルデータの多重化により、マイクロコンピュータとのデータ転送頻度を削減する事ができるシリアルデータ受信回路を提供する。 - 特許庁

From writing data input from a data I/O control circuit 110, data of a bit number to be written and data of the remaining number of bits input from the error correction decoding circuit 2 are selected and output.例文帳に追加

データＩ／Ｏ制御回路１１０から入力される書き込みデータのうち書き込もうとするビット数のデータと、誤り訂正復号化回路２から入力される残りのビット数のデータとを選択して出力する。 - 特許庁

To provide data transmission equipment, a data transmitter, a data receiver, and a data transmission system capable of performing error correction by an error correction code even when an error of two bits or more is caused in one frame.例文帳に追加

１つのフレームで２ビット以上の誤りが発生しても、誤り訂正符号による誤り訂正を行うことができるデータ伝送装置、データ送信装置、データ受信装置及びデータ伝送システムを提供することにある。 - 特許庁