「decoding circuit」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

To provide a Viterbi decoding processing unit that can efficiently conduct addition/comparison/selection processing without the need for increase in the circuit scale and complicated processing.例文帳に追加

回路規模の増大や複雑な処理を必要とすることなく効率良く加算・比較・選択処理を行うことができるようにする。 - 特許庁

On the basis of encoded data ED, a Q calculation circuit 34 specifies a bit rate with which the encoded data are decoded in the case of decoding.例文帳に追加

Ｑ算出回路３４が、符号化データＥＤを基に、当該符号化データが復号時に復号に供されるビットレートを特定する。 - 特許庁

It is possible to simultaneously reproduce a plurality of the data streams with the image decoding device having such a constitution while suppressing the circuit scale increase.例文帳に追加

この構成を有する画像復号装置により、回路規模の増加を抑えつつ、複数のデータストリームの同時再生を可能とする。 - 特許庁

Then, the CPU 20 instructs an operation decoding circuit 440 to transfer a test pattern from the transfer source node to a different transfer destination.例文帳に追加

すると、ＣＰＵ２０は転送元ノードから異なる転送先へテストパタンを転送する指示をオペレーション解読回路４４０へ行う。 - 特許庁

In a encoding/decoding circuit 36, synchronization information is inserted into the head of a synchronizing frame by only once at the recording of data for an optical disk.例文帳に追加

エンコード／デコード回路３６は、光ディスク１０へのデータ記録時に同期フレームの先頭に１回だけ同期情報を挿入する。 - 特許庁

The memory controller 132 decodes the command data 91 by a decoding circuit 1321 and stores the content data 92 in an memory array 131.例文帳に追加

メモリコントローラ１３２は、復号化回路１３２１によりコマンドデータ９１を復号化し、コンテンツデータ９２をメモリアレイ１３１に格納する。 - 特許庁

A control circuit 70 controls erasion of the first or the second sector of the memory cell array 64 in accordance with the first or the second decoding signal.例文帳に追加

制御回路は、前記第１または第２復号信号に応じて前記メモリアレイの第１または第２セクタの消去を制御する。 - 特許庁

To enable an easy operation test of a maximum likelihood decoding circuit improved in operational speed without changing the operational speed of a testing arrangement.例文帳に追加

動作速度が向上した最尤復号回路の動作試験を、試験装置の動作速度を変更することなく容易に可能とする。 - 特許庁

A decoding circuit 30 monitors the position of each two-position switch and imparts a digital display of the weight range including the weight of the object.例文帳に追加

復号回路３０が二位置スイッチの各々の位置を監視し、物体の重量を含む重量範囲のディジタル表示を与える。 - 特許庁

An address decoding circuit 10 receives an address signal s200a to operate the two logic circuits 11, 12 having the same function, in a test.例文帳に追加

テスト時、アドレスデコード回路１０はアドレス信号ｓ２００ａを受けて、同一機能を持つ２つの論理回路１１、１２を動作させる。 - 特許庁

The main decoder 121 includes a latch circuit for holding decode signals obtained by decoding the second part of the pre-decode signal at each bank.例文帳に追加

メインデコーダ１２１は、プリデコード信号の第２の部分をデコードして得られるデコード信号をバンクごとに保持するラッチ回路を含んでいる。 - 特許庁

To handle both even length delay and odd length delay on small circuit scale in an interleaver used in repetitive decoding.例文帳に追加

繰り返し復号に用いるインターリーバにおいて、少ない回路規模の下に、偶数長遅延及び奇数長遅延の両方に対応する。 - 特許庁

To provide an encoder, decoder, and encoding method capable of encoding and decoding data with a small circuit.例文帳に追加

データの符号化および復号化を小規模な回路によって実現することができる符号器、復号器および符号化方法を提供すること。 - 特許庁

MULTIVALUE DECODING MEANS, MULTIVALUE STORAGE CIRCUIT, MULTIVALUE INFORMATION PROCESSING MEANS, MULTIVALUE 3 STATE BUFFER MEANS, MULTIVALUE MULTIPLEXER MEANS, AND MULTIVALUE DEMULTIPLEXER MEANS例文帳に追加

多値デコーディング手段、多値記憶回路、多値情報処理手段、多値３ステート・バッファ手段、多値マルチプレクサ手段および多値デマルチプレクサ手段 - 特許庁

An element decoder 50I deinterleaves data outputted from a soft-output decoding circuit 90 through an interleaver 100.例文帳に追加

要素復号器５０_Iは、インターリーバ１００によって、軟出力復号回路９０から出力されたデータに対してデインターリーブ処理を行う。 - 特許庁

Then, a decoding circuit 204 outputs a pulse width modulation signal by using either of the results of coincidence according to the result of decoding by the frame number 240 and lower order (b) bits of the gradation data.例文帳に追加

そして、デコード回路２０４において、フレーム番号２４０と、階調データの下位ｂビットとによるデコードした結果に応じて、いずれか一方の一致検出結果を用いてパルス幅変調信号として出力する。 - 特許庁

The trace control circuit holds in a trace memory 9 the state in the microcomputer specified with the decoding result of the trace information acquisition instruction in timing specified with the decoding result of the mentioned instruction as well.例文帳に追加

デバッグ制御回路は、トレース情報取得命令の解読結果によって指定されたマイクロコンピュータ内部の状態を同じく前記命令の解読結果によって指定されたタイミングでトレースメモリ（９）に保持させる。 - 特許庁

The decoding circuit 120 decodes a macroblock address to a value smaller by '1' than the value before the compression coding when the macroblock address is decoded, and generates a horizontal position coordinates HP by using the macroblock address after the decoding.例文帳に追加

可変長符号復号化回路１２０は、マクロブロックアドレスを復号化する際に、圧縮符号化前の値よりも‘１’小さい値に復号化し、復号化後のマクロブロックアドレスを用いて水平位置座標HPを生成する。 - 特許庁

In a judgement circuit 4, in the case that the VLC of the short code is not detected by the short code decoder 2, the decoded result and the number of the bit sent from the combination circuit 3 for decoding are outputted.例文帳に追加

判定回路４では、短コードデコーダ２により短コードのＶＬＣが検出されなかった場合、デコード用組み合わせ回路３から送られたデコード結果とビット数を出力する。 - 特許庁

A comparator circuit 58 compares demodulated data with demodulated data subjected to error correction by a Viterbi decoding circuit 7 and the value of C/N is discriminated on the basis of a bit error rate from a table in a ROM 62.例文帳に追加

比較回路５８で、復調データとビタビ復号回路７でエラー訂正された復調データとを比較し、ＲＯＭ６２のテーブルからビットエラーレートに基づくＣ／Ｎ比の値を計測する。 - 特許庁

In the video telephone set B, the converted encoded data are received with a communication lien control circuit 18b and are decoded by a picture decoding circuit 22b and are outputted to a display device 24b.例文帳に追加

テレビ電話機Ｂでは、通信回線制御回路１８ｂで変換符号化データが受信され、画像復号化回路２２ｂで復号化されて表示装置２４ｂに出力される。 - 特許庁

An inter-segment de-shuffle circuit 352 supplies a code to the q-bit MF recovery means 353 or the ADRC decoding circuit 355 in different timing between the recovery case and the non-recovery case.例文帳に追加

セグメント間デシャフル回路３５２は、リカバリする場合とリカバリしない場合とで、異なるタイミングでｑビットＭＦリカバリ手段３５３またはＡＤＲＣ復号回路３５５にコードを供給する。 - 特許庁

A TS time stamp regenerating circuit 25 extracts a TS time stamp to generate TS synchronism, and provides block synchronism for the FEC decoding circuit 24 each time the TS synchronism passes by (n) cycles.例文帳に追加

ＴＳタイムスタンプ再生回路２５はＴＳタイムスタンプを抽出してＴＳ同期を生成し、そのＴＳ同期がｎ周期経過する毎にブロック同期をＦＥＣ復号回路２４に与える。 - 特許庁

An adder circuit 13 additively composes outputs from the equalization circuits 27-1, 27-2 so that the outputs of the equalization circuits 27-1, 27-2 are composed at a maximum ratio, and the composed signal is fed to the Viterbi decoding circuit 41.例文帳に追加

加算回路１３で加算合成することにより、等化回路２７−１および２７−２の出力は、最大比合成され、ビタビ復号回路４１に供給される。 - 特許庁

To provide a memory wait control circuit for improving the operating speed of a processor by shortening a passage from instruction decoding to a clock stop signal in circuit-wire.例文帳に追加

命令解読からクロック停止信号に至る経路を回路的に短縮し、ひいてはプロセッサの動作速度向上を可能にするメモリウェイト制御回路を提供することを目的とする。 - 特許庁

Since a filter at an output stage of the switch circuit passes only the signal having characteristics of the original signal, the switch circuit interrupts its signal output unless the encoding and the decoding function normally.例文帳に追加

スイッチ回路の出力段のフィルタは、元信号の特性をもつ信号のみを通過させるので、符号化と復号化が正常に機能しない限り信号出力は遮断される。 - 特許庁

In a logic circuit 6, a signal being logically multiplied by this signal and an inversion signal of the control signal EDC1 is outputted as switch signals CL, CLM through a decoding circuit 7.例文帳に追加

論理回路６は、この信号と制御信号ＥＤＣ１の反転信号とで論理積演算した信号は、デコード回路７を介してスイッチ信号ＣＬ、ＣＬＭとして出力される。 - 特許庁

A local decoding signal decoded in the encoding circuit part 100 is inputted to a post-processing circuit 20 and is returned to the same order of frames similar to the sequential scanning image signal input.例文帳に追加

符号化回路部１００内で復号された局部復号信号は後処理回路２０に入力され、順次走査画像信号入力と同様のフレーム順に戻される。 - 特許庁

Transistors Tr1-Tr3, Tr4-Tr6 in a load capacity control part LC in the mixer circuit 3a are turned on/off by control signals output from a decoding circuit DEC 1.例文帳に追加

ミキサ回路３ａにおいて負荷容量制御部ＬＣのトランジスタＴｒ１〜Ｔｒ３，Ｔｒ４〜Ｔｒ６は、デコード回路ＤＥＣ１から出力される制御信号によってＯＮ／ＯＦＦする。 - 特許庁

A first switching circuit and a second switching circuit 1120, 2210 switch the filter which is applied into a decoding parameter based on the recognition of sound and silence and the classification of the noise.例文帳に追加

第１の切替回路と第２の切替回路（図１の２１１０、２２１０）は、前記有音/無音の識別および前記雑音の分類に基づいて復号パラメータに適用するフィルタを切り替える。 - 特許庁

The discrimination circuit 28 discriminates validity of data outputted from the decoding circuit 22 in response to the count of the counter 24 and an image size decided by a value in the designated area storage register 26.例文帳に追加

判別回路２８は、カウンタ２４のカウント値と指定領域格納レジスタの値で決定される画像サイズとに応じて、復号回路２２から出力されるデータの有効性を判別する。 - 特許庁

Also, the transfer of the data between the encoding/decoding circuit 16 and the 1st error correction circuit 14 or the buffer controller 11 is carried out by a prescribed handshake through a bus.例文帳に追加

また、符号化／復号化回路１６と、第１誤り訂正回路１４やバッファコントローラ１１との間のデータの転送は、バスを介して所定のハンドシェイクにより行うようにした。 - 特許庁

A receiver 108 decodes the frame rate information from the object describing data in an object describing data decoding circuit 112 and inputs it to an event generation circuit 111.例文帳に追加

受信装置１０８は、オブジェクト記述データ復号回路１１２において、前記オブジェクト記述データから、前記フレームレート情報を復号し、イベント発生回路１１１へ入力する。 - 特許庁

When a difference signal waveform sample generating circuit 2 discriminates a frame, through which differential signals are transmitted by header information, the sample generating circuit 2 outputs a difference signal waveform sample for carrying out a decoding operation.例文帳に追加

差分信号波形サンプル生成回路２はヘッダ情報により差分信号が伝送されるフレームと識別したときは、復号動作を行って差分信号の波形サンプル出力する。 - 特許庁

This device is provided with a decoder circuit 14 for decoding and outputting digital audio data DPGM of a program and digital audio data DCM of the commercial and a memory circuit 31 for storing the digital audio data DCM.例文帳に追加

番組のデジタルオーディオデータＤPGMおよびコマーシャルのデジタルオーディオデータＤCMをデコードして出力するデコーダ回路１４と、デジタルオーディオＤCMを記憶するメモリ回路３１とを設ける。 - 特許庁

An extended board 200 is provided with a CPU 201 and an address decoding circuit 202 which are of the same sorts as a CPU 101 and an address decoding circuit 102 mounted on a control board 100 and a signal line 101a or the like capable of selecting which is used of two CPUs or the like at the time of maintenance or fault diagnosis.例文帳に追加

拡張ボード２００は、制御ボード１００上のＣＰＵ１０１やアドレス・デコード回路１０２と同一のＣＰＵ２０１やアドレス・デコード回路２０２を搭載し、メインテナンスや故障診断時には２つのＣＰＵ等の何れを使用するのかを選択できる信号線１０１ａ等を設ける。 - 特許庁

A soft output decoding circuit 90 in an element decoder comprises a receiving value and an apriori probability selection circuit 154 which selects information required for soft output decoding out of a decoded receiving value TSR and external information or interleave data TEXT.例文帳に追加

要素復号器における軟出力復号回路９０は、入力した復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとのうち、軟出力復号を行うために必要な情報を選択する受信値及び事前確率情報選択回路１５４を備える。 - 特許庁

To smoothly succeed decoding processing from a plurality of syndrome calculation circuits to an error correction circuit when decoding data read out from a flash memory by using the plurality of syndrome calculation circuits arranged in each channel and one error correction circuit to be used with the plurality of syndrome calculation circuits.例文帳に追加

チャンネル毎に設けられた複数個のシンドローム計算回路と共用される1個の誤り訂正回路を用いてフラッシュメモリから読み出されたデータを復号化するときに、複数個のシンドローム計算回路から誤り訂正回路への復号化処理の引継ぎを円滑に行うこと。 - 特許庁

At the same time when a decoding signal is generated by decoding an address input signal by a decoder 16, a detecting signal is generated by detecting the transition of the address input signal by an address transition detecting circuit 12, and a word enable-signal is made into active state by a control circuit 14 according to this detecting signal.例文帳に追加

デコーダにより、アドレス入力信号をデコードしてデコード信号を発生するのと同時に、アドレス遷移検出回路により、アドレス入力信号の遷移を検出して検出信号を発生し、この検出信号に応じて、コントロール回路により、ワードイネーブル信号をアクティブ状態とする。 - 特許庁

And the output signal of the second adaptive equalizer circuit 9 is supplied to a decoder 10 of, for example, a Viterbi decoding algorithm, and the signal from this decoder 10 is supplied to, for example, an error correction code decoding circuit 11, and reconstructed into digital data simultaneously with error correction.例文帳に追加

そして第２の適応型等化回路９の出力信号が、例えばビタビ復号アルゴリズムによるデコーダー１０に供給され、このデコーダー１０からの信号が、例えば誤り訂正符号復調回路１１に供給されて、誤り訂正と同時にデジタルデータの再構築が行われる。 - 特許庁

The encryption decoding circuit inside of the semiconductor for encryption decoding communication can be used as a cipher processing circuit for recording when an apparatus independently operates.例文帳に追加

ＩＥＥＥ１３９４用の暗号復号回路を内蔵している暗号復号通信用半導体装置に複数の外部インターフェースを設けて、暗号復号通信用半導体装置内の暗号復号回路を、機器単独で動作する際の記録用の暗号化処理回路として使用可能にした。 - 特許庁

In the case of communication through a communication channel without band warrant, a congestion monitor circuit 24 monitors congestion caused in the communication channel and a display device 10 displays a display pattern denoting the result of monitor together with an image of a received signal subjected to decoding by a decoding circuit 23.例文帳に追加

帯域保証を行わない通信回線を介して通信を行う場合に、当該通信回線に生じた輻輳を輻輳監視回路２４で監視し、その結果を示す表示パターンを、受信した信号の復号回路２３による復号結果の画像と共に、ディスプレイ１０に表示する。 - 特許庁

In order to perform a (p) well variation test, the memory device is provided with an IPL decoding logic circuit 60, a reference voltage generator 70, an IPL voltage reference multiplexer 80, a (p) well voltage feedback circuit 90, and a differential amplifier circuit 36.例文帳に追加

ｐウェル変化テストを実行するために、メモリ・デバイスには、ＩＰＬデコード論理回路６０、基準電圧発生器７０、ＩＰＬ電圧基準マルチプレクサ８０、ｐウェル電圧フィードバック回路９０、差動増幅器回路３６が設けられる。 - 特許庁

This header detection circuit 107 is provided with a header pattern detection circuit 403 for judging whether or not decoding data match with a prescribed header pattern, and in the case of header non-detection, a timing generation circuit 404 generates a header error flag corresponding to it.例文帳に追加

ヘッダ検出回路１０７は、復号データが所定のヘッダパターンと一致するかを判定するヘッダパターン検出回路４０３を含み、ヘッダ未検出の場合にはタイミング発生回路４０４がこれに応じてヘッダエラーフラグを発生する。 - 特許庁

To provide an error correction decoder and an error correction decoding method which suppress increase of circuit scale by sharing circuits and performs Low-Density Parity-Check (LDPC) decryption corresponding to a plurality of coding ratios.例文帳に追加

回路を共有化して回路規模の増大を抑えつつ、複数の符号化率に対応したＬＤＰＣ（Low-Density Parity-Check）復号を行うこと。 - 特許庁