「decoding circuit」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

To provide a decoding method which can operate in a low operation frequency while suppressing increase in circuit scale and has a high error correction capability.例文帳に追加

回路規模を抑えつつ，低い動作周波数で動作可能であり，かつ誤り訂正能力の高い復号方式を提供することを目的とする。 - 特許庁

A block processing circuit 12 of this image signal processor receives an image signal obtained as a result of coding/decoding in compliance with the MPEG1 via an A/D converter 11.例文帳に追加

ＭＰＥＧ１等に従う符号化／復号化の結果として得られる画像信号がＡ／Ｄ変換器１１を介してブロック化回路１２に供給される。 - 特許庁

To provide an MPEG decoding processing circuit for making it unnecessary to compromise image quality deterioration even in a scene where any high level encoding algorithm is not used.例文帳に追加

高度な符号化アルゴリズムが用いられない場面においても、画質劣化を妥協しなくても良くすることが可能なＭＰＥＧ復号処理回路を提供する。 - 特許庁

To provide a synchronization circuit which can obtain a correct result of decoding even if sampling is performed during the transition of encoded data, and a synchronization method.例文帳に追加

エンコードデータの遷移中にサンプリングが行われても、正しいデコード結果を得ることができる同期化回路及び同期化方法を提供すること。 - 特許庁

To provide a circuit that can reduce the ratio of an area of a memory device allocated to row-decoding and/or word line driving functions.例文帳に追加

行の復号機能、及び／またはワード線の駆動機能に割り当てられたメモリデバイスの面積の割合を減少させることができる回路を提供する。 - 特許庁

To provide an audio decoding circuit capable of performing post-processing in which a deviation between PCM (Pulse Code Modulation) data and reproduction information is eliminated and the PCM data and the reproduction information are synchronized.例文帳に追加

ＰＣＭデータと再生情報とのずれをなくし、これらを同期させたポスト処理を行うことができるオーディオ復号回路を提供すること。 - 特許庁

To provide a receiver capable of suppressing an increase of a circuit scale for performing CDM demodulation, FEC, and decoding and also suppressing an increase of a memory for recording a program.例文帳に追加

ＣＤＭ復調、ＦＥＣ及びデコードを行う回路規模の増加を抑え、また番組の記録用メモリの増加も抑えた受信装置を提供する。 - 特許庁

To suppress the increase of an error rate in a viterbi decoding circuit by controlling the amplitude of a minimum inversion interval pulse in a digital RF signal into a prescribed value.例文帳に追加

デジタルＲＦ信号の最小反転間隔パルスの振幅を所定値に制御することにより、ビタビ復号回路のエラーレートの増加を抑制する。 - 特許庁

Meanwhile, the normalized coefficient in the coefficient register unit 443 is read out in a fixed scan order through the read/write control circuit 440 to complete the decoding process.例文帳に追加

一方、係数レジスタ装置４４３内における正規化係数を、読み／書き制御回路４４０により固定走査順に読み出し、符号化処理を完了する。 - 特許庁

A LPP signal included in a reproduced signal from an optical pickup 16 is threshold processed by using the threshold in an address decoding circuit 28 and extracted.例文帳に追加

光ピックアップ１６からの再生信号に含まれるＬＰＰ信号はアドレスデコード回路２８においてしきい値を用いて二値化されて抽出される。 - 特許庁

To provide a semiconductor memory device in which bank constitution of simultaneous execution operation of data rewriting and data read-out can be switched in a bank address decoding circuit.例文帳に追加

バンクアドレスデコード回路内でデータ書き換えとデータ読み出しの同時実行動作のバンク構成を切り換え可能とした半導体記憶装置を提供する。 - 特許庁

The arithmetic circuit 102 inputs the decision result and communication path distortion and outputs a demodulated result for soft decision decoding to an output terminal 104.例文帳に追加

軟判定結果演算回路102は、判定結果と通信路歪みを入力して、軟判定復号用の復調結果を出力端子104に出力する。 - 特許庁

To enhance transmission efficiency of data and to enhance communication quality without complicating a decoding circuit of a receiver in a radio communication system.例文帳に追加

無線通信システムにおいて、データの伝送効率を向上させると共に、受信装置の復号回路を複雑にすることなく通信品質の向上を図る。 - 特許庁

A repeating control circuit 106 continuously performs repeating decoding process continuously for the two turbo decoders 101A, 101B until no error is judged.例文帳に追加

繰り返し制御回路１０６は、誤りがないと判断されるまで２つのターボ復号器１０１Ａ、１０１Ｂに継続して繰り返し復号処理を行わせる。 - 特許庁

To provide a data reproducing device accelerating access after data is outputted normally from an ACIRC decoding circuit after track access.例文帳に追加

トラックアクセス後、ＡＣＩＲＣデコード回路から正常にデータが出力されるようになった後のアクセスの高速化を図ったデータ再生装置を提供する。 - 特許庁

The cipher processing circuit 110 carries out cipher processing or decoding processing using a key for one set supplied by the common key cipher system.例文帳に追加

暗号処理回路１１０は、共通鍵暗号化方式により供給される１セット分の鍵を用いて暗号処理又は復号処理を行う。 - 特許庁

A dynamic image slicing circuit 5 generates a dynamic image decoding signal J from the decoded signal G.例文帳に追加

動画像切り出し回路５は、カメラパラメータ復号化信号Ｉを用いて、復号化された背景用画像復号化信号Ｇから動画像復号化信号Ｊを生成する。 - 特許庁

To solve the problem of having to hold a large amount of memories for storing estimated posteriori probability data in parallel in order to increase a transfer speed in an LDPC (low density parity check code) decoding circuit.例文帳に追加

LDPCの復号回路において転送速度を上げるためには、推定事後確率データを格納するメモリを並列して多量に保有しなくてはならい。 - 特許庁

To improve the data transmission efficiency in a wireless communication system and to improve the communication quality without complicating a decoding circuit of a receiving device.例文帳に追加

無線通信システムにおいて、データの伝送効率を向上させると共に、受信装置の復号回路を複雑にすることなく通信品質の向上を図る。 - 特許庁

To improve a bit error rate by decreasing the number of types of paths incapable of performing correct decoding without revising the circuit scale of a conventional Viterbi decoder.例文帳に追加

従来のビタビ復号装置の回路規模を変更させることなく、正しく復号できないパスの種類を減らすことによりビット誤り率を改善する。 - 特許庁

To improve a bit error rate by decreasing the number of types of paths incapable of performing correct decoding without the need for revising a circuit scale of a conventional Viterbi decoder.例文帳に追加

従来のビタビ復号装置の回路規模を変更させることなく、正しく復号できないパスの種類を減らすことによりビット誤り率を改善する。 - 特許庁

To provide a hardware processing circuit (accelerator) which efficiently executes the transmission/reception processing of communication packet data which requires encoding/decoding processing and authentication processing.例文帳に追加

暗復号処理及び認証処理を必要とする通信パケットデータの送受信処理を効率的に実行するハードウェア処理回路（アクセラレータ）を提供する。 - 特許庁

To obtain a data processing system capable of reducing the circuit scale of a decoder by achieving a decoding function by cooperation of hardware with software.例文帳に追加

ハードウェアとソフトウェアとの協働によってデコード機能を実現することにより、デコーダの回路規模を削減することが可能なデータ処理システムを得る。 - 特許庁

To reduce the scale of a circuit in an interleaver used in repetitive decoding by avoiding performing address conversion when data is read from storage circuits.例文帳に追加

繰り返し復号に用いるインターリーバにおいて、記憶回路からデータを読み出す際にアドレスの変換作業を行わず、回路規模の削減を図る。 - 特許庁

A variable length code decoding circuit 120 generates a vertical position coordinates VP by using the slice start code rewritten by the CPU unit 110.例文帳に追加

可変長符号復号化回路１２０は、ＣＰＵユニット１１０によって書き替えられたスライス・スタート・コードを用いて、垂直位置座標VPを生成する。 - 特許庁

To provide an image data decoding apparatus reproducing an image including most simplified GMC information by slightly adding circuit scale.例文帳に追加

僅かな回路規模の追加で最も簡易なＧＭＣ情報を含んだ画像を再生することができる画像データ復号装置を提供することである。 - 特許庁

METHOD AND APPARATUS OF DECODING MPEG PICTURE AND DISPLAYING IT IN REWIND MODE, AND VIDEO DRIVER CIRCUIT INCORPORATING SUCH APPARATUS AND DECODER BOX例文帳に追加

ＭＰＥＧピクチャを復号し、巻き戻しモードにおいてそれを表示する方法と装置、およびこのような装置を組み込んだビデオドライバ回路とデコーダボックス - 特許庁

The first circuit is configured to present a video signal and macroblock data in response to decoding one or more bins on a binary signal.例文帳に追加

第１の回路は、バイナリ信号の上の１又は複数のビンの復号に応答してビデオ信号とマクロブロック・データとを提供するように構成されている。 - 特許庁

The Viterbi decoding circuit 41 calculates the path metric and multiplies the metric control value with the path metric to apply weighting to the path metric by each OFDM carrier.例文帳に追加

ビタビ復号回路４１は、パスメトリックを算出し、これにメトリック制御値を乗算することにより、ＯＦＤＭキャリア毎に、パスメトリックに重み付けする。 - 特許庁

To provide a Viterbi decoder in which power consumption can be easily increased and decreased according to requested decoding performance and circuit scale an be reduced.例文帳に追加

要求される復号性能に応じて消費電力を容易に増減させることができ、かつ回路規模を低減できるビタビ復号器を提供する。 - 特許庁

An input signal 100s is processed by a generating polynomial dividing circuit 101, a decoding parity check converting circuit 103, an adding circuit 104, and a majority decision logic deciding circuit 105 and further the outputs from the adding circuit 104 and majority decision logic deciding circuit 105 and an input mode signal 113s are processed by an error correction completion signal generating circuit 109 to generate an error correction completion signal 109s.例文帳に追加

入力信号１００ｓを生成多項式除算回路１０１、復号パリティチェック変換回路１０３、加算回路１０４、多数決論理判定回路１０５で処理し、更に加算回路と多数決論理判定回路からの出力と入力モード信号１１３ｓとを誤り訂正完了信号発生回路１０９で処理して誤り訂正完了信号１０９ｓを生成する。 - 特許庁

By using the first additional coefficient CR, the second additional coefficient CA and a third additional coefficient CI for controlling the amplitude in arithmetic operation inside the relevant soft output decoding circuit 23, the soft output decoding circuit 23 generates a logarithmic soft output CI×Iλt and/or external information 1/CA×EXt.例文帳に追加

軟出力復号回路２３は、第１の付加係数Ｃ_R、第２の付加係数Ｃ_A、及び、当該軟出力復号回路２３の内部における演算時の振幅を調整するための第３の付加係数Ｃ_Iを用いて、対数軟出力Ｃ_I×Ｉλ_t及び／又は外部情報１／Ｃ_A×ＥＸ_tを生成する。 - 特許庁

When an intra 4×4 encoding - local decoding circuit 16 applies encoding and local decoding to the prediction signal, the intra 4×4 cost calculation circuit 15 calculates a code of 16×16 pixel blocks in each prediction mode by each 4×4 pixel block and accumulatively stores the result to the cost accumulation memory 17.例文帳に追加

イントラ４×４符号化・局所復号回路１６がその予測信号の符号化および局所復号を行っている際、イントラ４×４コスト計算回路１５は１６×１６画素ブロックの各予測モードのコスト値を４×４画素ブロック毎に計算してコスト値累積メモリ１７に累積記憶する。 - 特許庁

When the processing speed of an encoding/decoding circuit 16 cannot follow that of an image sensor 10, image data obtained by the image sensor 10 is temporarily stored in a printer buffer 19, and this image data is successively read and encoded by the encoding the decoding circuit 16 and is stored in an image memory 6.例文帳に追加

符号化／復号化回路１６の処理速度がイメージセンサ１０の処理速度に追従できない場合、イメージセンサ１０により得られた画データを一旦プリンタバッファ１９に格納させ、順次前記画データを読出し符号化／復号化回路１６に符号化させ画像メモリ６に格納させる制御を行う。 - 特許庁

A soft output decoding circuit 90 in an element decoder is equipped with a received value and a priori probability information selecting circuit 154 which selects, according to a code, information required to perform the decoding of soft output in either one of an inputted decoded and received value TSR and external information or interleave data TEXT.例文帳に追加

要素復号器における軟出力復号回路９０は、入力した復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとのうち、軟出力復号を行うために必要な情報を、符号に応じて選択する受信値及び事前確率情報選択回路１５４を備える。 - 特許庁

A control circuit 3 detects the number of allocated pixels corresponding to a minimum basic width of a linear bar code (S1) and, if the number of allocated pixels is within predetermined numbers (for example, 30 and larger), selects an algorithm prioritizing decoding speed in decoding (S3 to S11).例文帳に追加

制御回路３は、リニアバーコードの最小基本幅に対応する画素の割当数を検出し（Ｓ１）、画素の割当数が所定数（例えば３０以上）である場合には、解読速度を優先するアルゴリズムを選択し、デコード処理を行う（Ｓ３〜Ｓ１１）。 - 特許庁

To flexibly perform decoding while evading a circuit scale increase even if the number of symbols to be coding-processed is changed, to flexibly change parallel processing, and to improve error correction capability when performing decoding using parallel algorithm.例文帳に追加

符号化処理するシンボル数に変更が生じた場合でも、回路規模増大を回避しながら柔軟に復号でき、並列アルゴリズムを用いて復号するときに並列処理の変更を柔軟にかつ誤り訂正能力を向上できるようにする。 - 特許庁

To provide an error correction and decoding system which corrects an error without using division operation on a finite body by using the property of zef logarithm as the element technology of a decoding process part for error correction code and can reduce a circuit scale.例文帳に追加

誤り訂正符号の復号処理部の要素技術として、ゼフ対数の性質を利用し、有限体上の割り算演算を用いることなく誤り訂正を行い、且つ回路規模の削減が可能である誤り訂正復号化方式を提供する。 - 特許庁

To realize a miniaturization of a circuit scale for encoding or decoding, a improvement of a processing speed by reducing the number of entries in a variable length code table in the case of encoding or decoding using a variable length code.例文帳に追加

可変長符号を用いた符号化または復号化を行う場合であっても、可変長符号表におけるエントリ数を削減可能にすることで、符号化または復号化のための回路規模の小型化や処理速度の向上等を実現できるようにする。 - 特許庁

To provide an adaptive quadrature amplitude modulation(QAM) decoding system that includes a circuit adaptively adjusting a gain and a voltage bias so as to provide adaptive equalization feedback on the basis of the signal the same as that used for decoding a QAM signal.例文帳に追加

本発明は、適応直交振幅変調ＱＡＭ復号システムで利得および電圧バイアスを適応調整する回路を含み、ＱＡＭ信号の復号に使用されるのと同じ信号に基づいて適応等化フィードバックを行う提供する。 - 特許庁

Based on a generated code amount of encoded data generated by an entropy encoding circuit 115, an occupation amount of a virtual buffer for temporarily storing encoded data possessed by a decoding device when decoding the generated encoded data is verified.例文帳に追加

エントロピー符号化回路１１５により生成された符号化データの発生符号量に基づいて、前記生成した符号化データを復号化する場合の、復号化装置が有する符号化データを一時的に記憶する仮想バッファの占有量を検証する。 - 特許庁

A TMCC decoder 47 decodes the TMCC signal from signals outputted from the Viterbi decoder circuit 44 and inputted via a deinterleave circuit 45, a Reed-Solomon decoding circuit 46, extracts transmission control information such as a modulation scheme or encoding rate of the main signal and outputs the extracted information to the demapping circuit 43 and to the Viterbi decoder circuit 44.例文帳に追加

ＴＭＣＣデコーダ４７は、ビタビ復号回路４４から出力され、デインターリーブ回路４５、リードソロモン復号回路４６を介して入力された信号からＴＭＣＣ信号をデコードし、上記主信号の変調方式や符号化率などの伝送制御情報を抽出し、デマッピング回路４３とビタビ復号回路４４に出力する。 - 特許庁

Transfer of data is repeated in a path of a RAM 6 → a Huffman decoding circuit 131 → an inverse quantization circuit 132 → a quantization circuit 122 → a Huffman coding circuit 123 until a code quantity of compressed picture data generated by the Huffman coding circuit 123 reaches a maximum value specified with the picture quality or below and a quantization threshold value and a Huffman code area decided.例文帳に追加

ハフマン符号化回路１２３の生成した圧縮画像データの符号量が画質に応じて規定された最大値以下になり、量子化しきい値およびハフマン符号が決定されるまで、ＲＡＭ６→ハフマン復号化回路１３１→逆量子化回路１３２→量子化回路１２２→ハフマン符号化回路１２３の経路でデータ転送が繰り返される。 - 特許庁

To provide a decoding circuit which realizes an optimum decision circuit with a small circuit scale and with small delay and can perform high-speed processing with low power consumption in a telecommunications sector or the like by realizing a circuit for calculating an optimum solution and an optimum value corresponding to the minimization (or maximization) of an evaluation function and a solution existence determination signal as a combination circuit.例文帳に追加

評価関数の最小化（または最大化）に対応する最適解、最適値、解の存在判定信号を求める回路を組合せ回路として実現することで、回路規模が小さく、遅延の少ない最適決定回路を実現し、通信分野などにおいて低消費電力で高速処理が可能な復号回路を提供する。 - 特許庁

In a soft output decoding circuit of an element decoder, a correction term calculating circuit 247 in a circuit for calculating a logarithmic likelihood Iα, Iβ comprises a circuit 253 generating a control circuit for selection which is required for calculating a correction term in log-sum correction.例文帳に追加

要素復号器における軟出力復号回路において、対数尤度Ｉα，Ｉβを算出するＩα算出回路及びＩβ算出回路における補正項算出回路２４７は、ｌｏｇ−ｓｕｍ補正における補正項を算出するために必要となる選択用の制御信号を生成する選択用制御信号生成回路２５３を有する。 - 特許庁