「decoding circuit」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

The Iγ distribution circuit 157 comprises a parallel path processing circuit 2251 for Iβ0 bundling the logarithmic likelihood Iγ corresponding to a parallel path, a parallel path processing circuit 2252 for Iβ1 and a parallel path processing circuit 2253 for Iα which are used at the time of decoding a code having a parallel path where the origin of transition has the same state the destination of transition has the same state.例文帳に追加

Ｉγ分配回路１５７は、遷移元のステートが同一であり且つ遷移先のステートが同一であるパラレルパスが存在する符号を復号する場合には、パラレルパスに対応する対数尤度Ｉγを束ねるＩβ０用パラレルパス処理回路２２５_1、Ｉβ１用パラレルパス処理回路２２５_2及びＩα用パラレルパス処理回路２２５_3を有する。 - 特許庁

To provide a decoding apparatus and method and an information processing apparatus and method for using a circuit or a computer to easily obtain an arithmetic result of a message from a check node to a variable node in the case of realizing the arithmetic operation in a logarithmic region of a message passing algorithm.例文帳に追加

メッセージパッシングアルゴリズムの対数領域での演算の実現に際し、チェックノードから変数ノードへのメッセージの演算結果を、回路又は計算機により容易に求める。 - 特許庁

To provide a decoding circuit and a data reproducing device which are capable of suppressing a memory access frequency at the time of correcting an error by a simple configuration without degrading error correction capability.例文帳に追加

誤り訂正能力を低下させることなく、簡易な構成にて、誤り訂正時におけるメモリアクセス回数を抑制できる復号化回路およびデータ再生装置を提供する。 - 特許庁

To obtain a decoding device and a method for preventing an increase in circuit scale due to an increase in column weight of a parity check matrix, as well as a decrease in error correction capability due to padding or puncture.例文帳に追加

パリティ検査行列の列重み増大による回路規模増加と、パディングやパンクチャによる誤り訂正能力の低下が発生しない復号装置及び方法を得る。 - 特許庁

A light source-drive circuit 22 controls the respective LED light sources 101-104 according to the energization periods of time which are thus determined, and illuminates the object 3 to try the imaging and decoding again.例文帳に追加

かくして決定された通電時間に従って、光源駆動回路２２が各ＬＥＤ光源１０１〜１０４を制御し、被写体３を照明して、再度の撮像及びデコードを試みる。 - 特許庁

In the case where all the control signals are received, that is, only when the commercial is displayed normally, the valid/invalid signal denoting validity is given to an encryption decoding circuit 39.例文帳に追加

全ての制御信号が入力された場合、即ち、コマーシャルが正常に表示される場合にのみ、有効を示す有効／無効信号を暗号復号回路３９に与える。 - 特許庁

To perform a sure and efficient mobile communication with communication equipment provided with a different error correction decoding function without complicating and enlarging the circuit of the communication equipment.例文帳に追加

通信装置の回路の複雑化及び大型化を招来することなく、異なる誤り訂正復号機能を持つ通信装置と確実かつ効率のよい移動通信を行えるようにする。 - 特許庁

An ADRC decoding circuit 355 segments the code and decodes data in the processing unit for a fixed processing time required for recovery even in the case of recovery or non-recovery.例文帳に追加

ＡＤＲＣ復号回路３５５は、処理単位に対し、リカバリする場合およびリカバリしない場合のいずれでも、リカバリに必要な固定の処理時間で、コードを切り出し、復号する。 - 特許庁

To provide an optical disk drive capable of decoding the ADIP of a wobbling signal more stably while reducing a circuit size, achieving low power consumption, and simplifying an adjusting process.例文帳に追加

回路規模の縮小化、低消費電力化、および調整過程の簡素化を図りつつ、より安定してウォブル信号のＡＤＩＰを復号することが可能な光ディスク装置を提供する。 - 特許庁

A first mask signal generation circuit part 63 outputs a high- level second mask signal ACENZ18 for prohibiting decoding operation to a decoder in response to a first mask command signal CMMPZ0 from the decoder.例文帳に追加

第１のマスク信号生成回路部６３はデコーダからの第１マスクコマンド信号CMMPZ0に応答してデコード動作を禁止させるＨレベルの第２マスク信号ACENZ18 をデコーダに出力する。 - 特許庁

To transfer data at high speed between an encoding/decoding means 16 (or a modem 17) and a memory 5 without complicating a circuit configuration and without lowering the throughput of a CPU 1.例文帳に追加

回路構成を複雑化することなく、符号／復号化手段１６（又はモデム１７）とメモリ５との間のデータ転送をＣＰＵ１の処理能力を低下させることなく高速に行う。 - 特許庁

A second mask signal generation circuit part 64 outputs a high-level first mask signal ACENZ0 for prohibiting decoding operation to the decoder in response to a second mask command signal CMMPZ1 8 from the decoder.例文帳に追加

第２のマスク信号生成回路部６４はデコーダからの第２マスクコマンド信号CMMPZ18 に応答してデコード動作を禁止させるＨレベルの第１マスク信号ACENZ0をデコーダに出力する。 - 特許庁

The image decoding processing circuit 1 includes a reversible decoder 2, an inverse quantizer 3, an IDCT device 4, an adder 5, a deblock filter 6, a frame memory 7, and a motion estimator/compensator 8.例文帳に追加

この画像復号処理回路１は、可逆復号器２と、逆量子化器３と、ＩＤＣＴ器４と、加算器５と、デブロックフィルタ６と、フレームメモリ７と、動き予測補償器８とを有する。 - 特許庁

To provide a receiver apparatus or the like capable of decoding a reception signal with high accuracy even in the case where sufficient linearity cannot be ensured in the analog circuit of the receiver apparatus.例文帳に追加

受信装置のアナログ回路において、充分な線形性が確保できない場合においても、高精度で受信信号の復号を可能にする受信装置等を提供すること。 - 特許庁

The three-dimensional memory device comprises a plurality of stacks of protruded shapes, isolated by an insulating material and disposed as a string capable of coupling with a sense amplifier via a decoding circuit.例文帳に追加

３次元メモリデバイスは、絶縁材料によって分離され、復号化回路を介してセンスアンプに結合可能なストリングとして配置された複数の隆起した形状スタック含む。 - 特許庁

To provide a device capable of executing EXTEST in an AC combining system without introducing an expensive coding and decoding logical circuit, and a timing clock.例文帳に追加

高価な符号化及び復号化論理回路、及び、タイミング・クロックの導入を必要とすることなく、ＡＣ結合システムでＥＸＴＥＳＴを実施できるようにする装置を提供する。 - 特許庁

When a signal is given to a caller telephone number decoding circuit 1 of the telephone set from a public telephone line 14, the caller telephone number is decoded in response to a call signal.例文帳に追加

非通知の発信電話番号が前記予め定める値以上になったときには、複数の他の質問を送出し、１つでも応答されないときには、電話回線を自動的に切断する。 - 特許庁

To provide an encoding/decoding device which corrects errors by concatenated codes of an ECC code and a parity code to prevent an increase in the circuit scale and to improve error correction performance.例文帳に追加

ＥＣＣ符号とパリティ符号との連接符号により誤り訂正する符号化・復号化装置において、回路規模の増大を防止し、且つ誤り訂正性能を向上する。 - 特許庁

ELECTRONIC CIRCUIT FOR DECODING READ-OUT SIGNAL FROM OPTICAL STORAGE MEDIUM, ELECTRONIC APPARATUS FOR READING OPTICAL STORAGE MEDIUM, METHOD FOR READING OPTICAL STORAGE MEDIUM, AND COMPUTER PROGRAM PRODUCT THEREOF例文帳に追加

光学記憶媒体からの読み出し信号を復号するための電子回路、光学記憶媒体を読み出すための電子装置、光学記憶媒体を読み出すための方法及びコンピュータプログラム製品 - 特許庁

The device 1 can reduce the circuit scale of the decoder decoding a received word, using the data rearranged by the interleaver 30 as a structure component to be transmitted.例文帳に追加

符号化装置１は、伝送する組織成分としてインターリーバ３０により並べ替えられたデータを用いることによって、受信語を復号する復号器の回路規模を削減することができる。 - 特許庁

In encryption processing SA, the encryption of circuit design data 11 requiring secrecy is carried out, and encrypted design data 12 and a decoding key 13 are created.例文帳に追加

暗号化処理ＳＡでは、機密を必要とする回路の設計データ１１に対して暗号化を行い、暗号化設計データ１２および暗号化を解除するキー１３と生成する。 - 特許庁

To decode a plurality of code lengths more than one per clock cycle with the number of code length decoders kept in small and without using large barrel shifters for a code length decoding means in a circuit.例文帳に追加

コード長復号器の数を小さく保ち、また、回路内のコード長復号手段に大きなバレルシフタを使用せずに、クロックサイクルあたり１より多い複数のコード長を復号する。 - 特許庁

To reduce circuit scale without performing any re-encoding after decoding when detecting the bit error rate of a communication path by a decoder on the side of a receiver in the radio communication by using a systematic code.例文帳に追加

組織符号を用いて無線通信を行なう場合、受信機側の復号器で通信路のビットエラーレートを検出する際に復号後の再符号化を行なわず回路規模を縮小する。 - 特許庁

Sound signals produced by decoding music data stored in a music memory 53 by means of a music decoder 52 are supplied to a headphone 51 through a signal path switching/headphone detecting circuit 50.例文帳に追加

音楽用メモリ５３の音楽データが音楽用デコーダ５２でデコードされた音声信号は、信号パス切り替え／ヘッドホン検出回路５０を介してヘッドホン５１に供給される。 - 特許庁

A MIMO decoding circuit 70 MIMO decodes a demodulation signal of the first wireless signal and a demodulation signal of the second wireless signal through the switches 21, 22 and outputs the MIMO decoded signals.例文帳に追加

ＭＩＭＯ復号化回路７０は、スイッチ２１及び２２からの第１の無線信号の復調信号及び第２の無線信号の復調信号をＭＩＭＯ復号化して出力する。 - 特許庁

The secondary terminal 150 confirms whether or not the viewer is charged from the terminal identification code multiplexed in the primary terminal 100, and controls compressed data decoding in a decoder circuit 166.例文帳に追加

２次端末１５０では、１次端末１００で多重された端末識別コードにより視聴者への課金の有無を確認し、復号回路１６６での圧縮データ復号の処理を制御する。 - 特許庁

From the decoding circuit 20, an output signal 21 composed of positional information on an incident face of the PSD 13 and an identification number of each light source is generated for each light source used for a photographing operation.例文帳に追加

デコード回路２０からは、撮影できた各光源毎に、ＰＳＤ１３の入射面上の位置情報と、各光源の識別番号からなる出力信号２１が発生する。 - 特許庁

A form of a pair of redundant row can be specified to replace any one of rows consisting of memory cells having defect in a redundant row decoding circuit.例文帳に追加

本発明によれば、冗長行デコード回路が欠陥を有するメモリセルからなるいずれか１つの行を置換するために一対の冗長行を形態特定させることが可能である。 - 特許庁

To provide a repeating decoding circuit and an information reproducing device which can perform accurate data reproduction even for the information recording and reproducing channel of a low SNR with colored noise.例文帳に追加

有色雑音を持つ低ＳＮＲの情報記録再生チャネルに対しても精度良くデータ再生を行える反復型復号回路および情報再生装置を提供する。 - 特許庁

By the decoding device 11, till an analog PLL (phase locked loop) circuit 13 is locked, the address information ADD is demodulated from a phase inversion pattern of an ADIP detected on the basis of a 1st clock Dpck to be produced by a digital PLL circuit 12.例文帳に追加

デコード装置１１は、アナログＰＬＬ回路１３がロックするまで、デジタルＰＬＬ回路１２により生成される第１クロックＤｐｃｋに基づいて検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ を復調する。 - 特許庁

A disk device 1b has a decode circuit 15 for performing decoding processing of data read out from a disk, a data/buffer 14 storing decoded user data and made up of a plurality of banks, and an address generation circuit 31 for writing the user data in the data/buffer 14.例文帳に追加

ディスク装置１ｂは、ディスクから読み出したデータをデコード処理するデコード回路１５と、デコードしたユーザ・データを格納する、複数バンクからなるデータ・バッファ１４と、データ・バッファ１４にユーザ・データを書き込むためのアドレス生成回路３１とを有する。 - 特許庁

The CPU is provided with an instruction register (5) for fetching an instruction; an instruction decoder (6) for decoding the fetched instruction; an integrated arithmetic circuit (7); a first register (8); and a control circuit (9) for controlling them based on the decoded instruction.例文帳に追加

ＣＰＵは、命令をフェッチする命令レジスタ（５）と、フェッチされた命令をデコードする命令デコーダ（６）と、積算演算回路（７）と、第１レジスタ（８）とを有し、さらに、デコードされた命令に基づいてこれらを制御する制御回路（９）等を有する。 - 特許庁

The shared two-dimensional page buffer with the integrated self column decoding circuit minimizes circuit and chip area overhead for each bank, the serial data path core reduces chip area typically used for routing wide data buses.例文帳に追加

一体化された自己列復号回路を有する共用の二次元ページバッファはバンクごとに回路およびチップ領域のオーバヘッドを最小限に抑え、直列データ経路コアは広いデータバスをルーティングするために典型的に使用されるチップ領域を低減する。 - 特許庁

When a code error detection circuit 105 detects the number of error bits by error correction processing of the decoding circuit 11, an impedance control part 104 changes the impedance value of the variable impedance 103 according to the detected number of error bits.例文帳に追加

そして、復号化回路１１の誤り訂正処理による誤りビット数を符号誤り検出回路１０５が検出することで、検出した誤りビット数に応じて可変インピーダンス１０３のインピーダンス値をインピーダンス制御部１０４が変更する。 - 特許庁

The address decoding circuit 28 operates exclusive OR of binarized wobble signal and a reference clock signal generated by a PLL circuit from the wobble signal, and calculates a ratio in which the exclusive OR becomes 1 for each half period of the reference clock signal.例文帳に追加

アドレスデコード回路２８は、２値化されたウォブル信号と、ウォブル信号からＰＬＬ回路で生成された基準クロック信号との排他的論理和を演算し、基準クロック信号の半周期毎に排他的論理和が１となる比率を算出する。 - 特許庁

An MPEG2 decoding circuit 51 decodes image data S11 coded in an MPEG2 to generate image data S51, and outputs a motion vector MV 51 of each macroblock MB determined in coding of the MPEG2 to an MV converting circuit 53.例文帳に追加

ＭＰＥＧ２復号回路５１において、ＭＥＰＧ２で符号化された画像データＳ１１を復号して画像データＳ５１し、ＭＥＰＧ２の符号化において決定された各マクロブロックＭＢの動きベクトルＭＶ５１をＭＶ変換回路５３に出力する。 - 特許庁

In the semiconductor storage device comprising memory with a redundant relief function, two or more non-volatile elements capable of storing data, and a decoding circuit which decodes the data from the non-volatile memory and outputs a redundant relief address to the memory, the decoding circuit is characterized by assigning the redundancy relief address to the memory in ascending order of operation to vary the data of the non-volatile memory.例文帳に追加

冗長救済機能を有したメモリと、データを記憶できる複数の不揮発性素子と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路を有した半導体記憶装置において、前記デコード回路は、不揮発性素子のデータを変化させる動作が少ない順に冗長救済アドレスを割り当てたことを特徴とする。 - 特許庁

An active matrix type liquid crystal display device with a built-in driving circuit using thin film transistors is configured so that a vertical scanning circuit is composed of thin film transistors so as to scan scanning signal wiring at random by decoding address signals from an external liquid crystal control circuit by a decoder circuit, and the decoder circuit composed of thin film transistors comprises pull-up resistance and plural switching elements.例文帳に追加

薄膜トランジスタによる駆動回路内蔵型アクティブマトリクス液晶表示装置において、薄膜トランジスタで構成された垂直走査回路の構成として、外部液晶コントローラ回路からのアドレス信号をデコーダ回路でデコードすることにより、走査信号配線をランダム走査する構成であって、薄膜トランジスタによるデコーダ回路の構成として、プルアップ抵抗と複数のスイッチング素子で構成されたことを特徴とする。 - 特許庁

A copy permission condition extract circuit 18 separates a signal (including coded digital contents data and their copy permission condition) received from a descramble circuit 12 or a bus use encryption decoding circuit 17 into the coded digital contents data and their copy permission condition, outputs the coded digital contents data to a decode circuit 19 and outputs the copy permission condition to a control circuit 20.例文帳に追加

複製許可条件抽出回路１８は、デスクランブル回路１２またはバス用暗号復号回路１７から入力される信号（符号化されたディジタルコンテンツデータと、その複製許可条件を含む）を、符号化されたディジタルコンテンツデータと、その複製許可条件に分離して、符号化されたディジタルコンテンツデータをデコード回路１９に出力し、複製許可条件を制御回路２０に出力する。 - 特許庁

The semiconductor device includes: a first output circuit 30 for outputting the data signal supplied according to the clock signal; a decode circuit 104 for decoding at least one or more data signals; a second output circuit 32 for outputting the decoded signal according to the clock signal; and a first delay circuit 101 disposed before the first output circuit 30 to delay the data signal.例文帳に追加

クロック信号に従い供給されるデータ信号を出力する第１出力回路３０と、少なくとも１つ以上のデータ信号をデコードするデコード回路１０４と、デコードした信号をクロック信号に従って出力する第２出力回路３２と、第１出力回路３０の前に設けられ、データ信号を遅延させる第１遅延回路１０１とを有することにより上記課題を解決する。 - 特許庁

Based upon RACH resource information from an RACH resource managing circuit 13, SIR information from a finger part 4, error rate information from a decoding part 5 and traffic channel resource information from a call processing controller 2, an AICH control circuit 14 outputs an AICH control signal to an AICH generating circuit 3.例文帳に追加

ＡＩＣＨ制御回路１４はＲＡＣＨリソース管理回路１３からのＲＡＣＨリソース情報、フィンガ部４からのＳＩＲ情報、復号部５からの誤り率情報、呼処理制御装置２からのトラフィックチャネルリソース情報を基にＡＩＣＨ制御信号をＡＩＣＨ生成回路３に出力する。 - 特許庁

Then, the amount of the compressed image data is measured by a counter 108 and when the data amount is equal to or more than prescribed, the relevant image data stored in memory 112 are recompressed with second higher compressibility in a Huffman decoding circuit 113, a bit shift circuit 114 and a Huffman encoding circuit 115.例文帳に追加

そして、圧縮された画像データのデータ量がカウンタ１０８で計測され、所定値以上の場合、メモリ１１２に記憶されていた当該画像データがハフマン復号化回路１１３、ビットシフト回路１１４及びハフマン符号化回路１１５で、より高圧縮率である第２の圧縮率で再圧縮される。 - 特許庁

The channel information acquisition circuit 106 estimates a receiver side channel response matrix from a communication opposite party group in the presence of the received signal from the communication opposite party, outputs the response matrix of its own channel to an interference space determining circuit 109, and outputs the received signal and the receiver side channel response matrix to a decoding arithmetic circuit 107.例文帳に追加

通信相手からの受信信号がある時には、通信相手グループからの受信側チャネル応答行列を推定し、自チャネル応答行列を干渉空間決定回路１０９へ出力し、受信信号と受信側チャネル応答行列を復号演算回路１０７へ出力する。 - 特許庁

When the light receiving processing circuit 11 receives encoding data transmitted by the infrared communication in the standby state, it decodes them in a decoding processing part 13 to store them to a memory 14 and a microcomputer part 16 in the light receiving processing circuit 11 gives an instruction to have the power supply control unit 30 start power supply to an output processing circuit 20.例文帳に追加

この待機状態で、受光処理回路１１は赤外線通信で送信されてきた符号化データを受光すると、デコード処理部１３でデコードしてからメモリ１４に記憶すると共に、受光処理回路１１内のマイコン部１６が給電制御部３０に出力処理回路２０に給電を開始させる指示を出す。 - 特許庁

Operations of selectors 211, 214, and 215 and a replacing circuit 216 are so controlled, that when a decision circuit 217 in a control circuit 21 provided to an instruction decoding unit decides that an integer arithmetic unit cannot execute a following sub-instruction, a memory access unit having executed a precedent sub-instruction executes the following sub-instruction.例文帳に追加

命令デコードユニット２に設けられた制御回路２１内の判定回路２１７は、後続のサブ命令を整数演算ユニット４が実行不可能と判断した場合、先行サブ命令を実行したメモリアクセスユニット３で、後続サブ命令を実行させるように、各セレクタ２１１，２１４，２１５や入替回路２１６の動作を制御する。 - 特許庁