「decoding circuit」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

In the reception control device, an on-vehicle electronic controller determines whether or not receiving processing of a decoding signal output from a receiving circuit is carried out, based on a determination result whether or not a received signal intensity output from the receiving circuit has reached a predetermined value.例文帳に追加

車載の電子制御装置は、受信回路から出力される受信信号強度が所定値に達しているか否かの判定結果に基づき当該受信回路から出力される復調信号の受信処理を行うか否かを判断し、当該受信処理を行う旨判断したときには復調信号の受信処理を行い当該復調信号に基づきドア錠の施解錠を制御する。 - 特許庁

A latch 403 for holding a command (DIBAC) inputted from the outside, a decode logic combination circuit 404 for decoding an output of the latch 403, a latch 401 for holding a ready/busy signal from a RB generation part 204, and an AND gate 405 for receiving an output of the decode logic combination circuit 404 and an output of the latch 401 are provided in a command decoder.例文帳に追加

コマンドデコーダ内に、外部から入力されたコマンド（ＤＩＢＡＣ）を保持するラッチ４０３と、ラッチ４０３の出力をデコードするデコード論理組み合わせ回路４０４と、ＲＢ生成部２０４からのレディ／ビジー信号を保持するラッチ４０１と、デコード論理組み合わせ回路４０４の出力とラッチ４０１の出力とを入力するＡＮＤゲート４０５とを設ける。 - 特許庁

The built-in self-test circuit 11 further has decoders 20-23 having a plurality of encoded processing data and successively decoding and outputting the processing data in response to each received common control signal Ccs respectively and a test pattern generating circuit 13 outputting bit data corresponding to the processing data received from the decoders 20-23 to the DRAM 17 as each test pattern.例文帳に追加

組込み自己テスト回路１１は更に、符号化された複数の処理データを有し、受け取った各共通制御信号Ｃｃｓに夫々対応して処理データを順次に復号化して出力するデコーダ２０〜２３と、デコーダ２０〜２３から受け取った処理データに対応するビットデータを各テストパターンとしてＤＲＡＭ１７に出力するテストパターン発生回路（１３）とを有する。 - 特許庁

During decoding function inspection, the CPU 4 writes data obtained by encoding inspection data D15 to D0 in advance and generating and adding virtual inspection bits D20 to D16 into the memory 3 without operating the error correction circuit 12, and performs inspection by reading and collating in the decoded state of the written data by the error correction circuit 12.例文帳に追加

復号化機能検査時には、ＣＰＵ４は、予め検査用データＤ１５〜Ｄ０を符号化し仮想検査ビットＤ２０〜Ｄ１６が生成され付加されたデータを誤り訂正回路１２を機能させない状態でメモリ３に対して書き込ませ、書き込まれたデータについて誤り訂正回路１２に復号化させた状態で読み出して照合することにより検査を行う。 - 特許庁

Each decoder is provided with a decoding circuit 103 (110) that decodes a coding stream on the basis of information (picture type) relating to a coding function included in the coding stream and that generates decoded video data, and provided a multiplexer circuit 105 (111) that multiplexes the decoded video data and the information relating to the coding function included in the coding stream and that transmits the multiplexed data.例文帳に追加

符号化ストリーム中に含まれている符号化機能に関連した情報（ピクチャタイプ）に基づいて符号化ストリームを復号化し、復号化されたビデオデータを生成する復号化回路１０３（１１０）と、復号化されたビデオデータと符号化ストリーム中に含まれていた符号化機能に関連した情報とを多重化すると共にその多重化されたデータを伝送する多重化回路１０５（１１１）とを備える。 - 特許庁

Radio communication equipment includes: a receiver constructed to receive radio signals; a measurement circuit constructed to measure reception quality of the received radio signals; and a determination circuit constructed to determine a first frequency bandwidth using at least one mechanism among (1) to (3) of (1) a reception bandwidth signaling message, (2) implicit signaling, (3) and blind decoding.例文帳に追加

無線通信機器は、無線信号を受信するように構成された受信機と、受信した上記無線信号の受信品質を測定するように構成された測定回路と、（１）受信帯域幅シグナリングメッセージ、（２）暗黙的なシグナリング、（３）ブラインド・デコーデング、の当該（１）〜（３）のうちの少なくとも１つのメカニズムを用いて、第１の周波数帯域幅を決定するように構成された決定回路とを有する。 - 特許庁

A background block decision circuit 19 compares a difference between an input moving picture signal and an output of the frame memory 16 with a difference between the input moving picture signal and an output of the background memory 17 to allow the selection circuit 18 to select which of the differences and instructs the background memory to receive a local decoding picture signal 107 when the two differences are small over a plurality of frames.例文帳に追加

判定ブロック判定回路１９は、入力動画像信号とフレームメモリ１６の出力との差分と入力動画像信号と背景メモリ１７の出力との差分とを比較して選択回路１８が上記のどちらを選択するかを決定し、上記の２つの差分が複数フレームにわたり小さい場合に局部復号画像信号１０７を背景メモリに取り込むように指示する。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit 161' for calculating a logarithmic soft output I /1 calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, selects a relevant branch depending on the I/O pattern of each branch, and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路１６１’は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入出力パターンに応じて該当する枝を選択し、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁

An arithmetic circuit 26 calculates correction data, in which the number of pixels in an image is reduced by executing prescribed operation, by using the pixel values of pixels constituting a block and a mapping coefficient, corresponding to the class of the block, and a local decoding part 27 predicts the predicated value of the original image, based on the correction data.例文帳に追加

演算回路２６において、ブロックを構成する画素の画素値と、そのブロックのクラスに対応するマッピング係数とを用いて所定の演算が行われることにより、画像の画素数を少なくした補正データが算出され、ローカルデコード部２７において、その補正データに基づいて、元の画像の予測値が予測される。 - 特許庁

To provide an error correction-encoding method, an error correction-decoding method, an error correction encoder, and an error correction decoder in use, for example, for a digital transmission system, with a suppressed circuit scale.例文帳に追加

例えばデジタル伝送システムなどにおける誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置および誤り訂正復号装置に関し、回路規模を押さえた誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置および誤り訂正復号装置を実現することを目的とする。 - 特許庁

In the encoding/decoding circuit 36, first, synchronization information is inserted with a mark or a space based on the DSV value; when initial synchronization information is the mark, in the next synchronization information, its polarity is set based on the DSV value; and when the initial synchronization information is the space, the next synchronization information is set to the mark.例文帳に追加

エンコード／デコード回路３６は、まず最初にＤＳＶ値に基づいてマークあるいはスペースで同期情報を挿入し、最初の同期情報がマークである場合には次の同期情報もＤＳＶ値に基づいてその極性を設定し、最初の同期情報がスペースの場合には次の同期情報をマークに設定する。 - 特許庁

To provide a semiconductor device which holds confidentiality of information by enabling judgment about propriety of information without reading information stored in a PROM and rewriting the information stored in the PROM and disabling decoding afterward when a mistake is made in collation of data once by providing a slight circuit.例文帳に追加

僅かな回路を備えることで、ＰＲＯＭに格納されている情報を読み出さずに情報の正否を判断可能とし、また、データの照合を一度間違えるとＰＲＯＭに記憶されている情報を書換え、以後の解読を不可能とすることで情報の機密を保持する半導体装置を提供する。 - 特許庁

The display driver 10 for driving an electrooptical panel includes a plurality of command decoders 514 for decoding command data, a plurality of parameter registers 30 for storing parameter data sequent to the command data, and a decision circuit 516 for determining whether the data length of the parameter data matches a given data length.例文帳に追加

電気光学パネルを駆動するための表示ドライバ１０は、コマンドデータをデコードする複数のコマンドデコーダ５１４と、前記コマンドデータに続くパラメータデータを格納する複数のパラメータレジスタ３０と、前記パラメータデータのデータ長が所与のデータ長と一致するか否かを判定する判定回路５１６と、を含む。 - 特許庁

A decoding object frame and a reference frame are stored in an compressed form in a frame memory M1, a reference frame that is reversibly compressed by a compression circuit A1 is stored in a frame memory M2, and reference frames that are nonreversibly compressed by compression circuits A2 and A3 are stored in frame memories M3 and M4.例文帳に追加

フレームメモリＭ１には圧縮されない形態で復号化対象フレーム及び参照フレームが記憶され、フレームメモリＭ２には圧縮回路Ａ１で可逆圧縮された参照フレームが記憶され、フレームメモリＭ３、Ｍ４には圧縮回路Ａ２、Ａ３で非可逆圧縮された参照フレームが記憶される。 - 特許庁

Arranged patterns of a unit code to be decoded is restricted to be less and a circuit of the decoding device is reduced in size and processing delay time is decreased by converting the code data by a data converting device before being decoded and reducing the number of kinds of the unit codes that constitutes the code data.例文帳に追加

復号化の前にデータ変換装置によって符号データを変換し、符号データを構成する単位符号の並びの種類数を削減することで、復号化装置が復号すべき単位符号の並びパターンを少なく制限し、復号化装置の回路規模を小さく、かつ、処理遅延時間を小さくする。 - 特許庁

A frame modulating circuit 93 is equipped with a frame counter counting the modulation period of the frame modulation etc., and outputs driving signals for rewriting display of a liquid crystal panel, frame by frame, to a gate driver 94 and a source driver 95 according to the modulation period and frame modulation pattern input from the decoding section 92.例文帳に追加

フレーム変調回路９３は、フレーム変調の変調周期を計数するフレームカウンタなどを備え、デコード部９２から入力された変調周期及びフレーム変調パターンに基づいて、液晶パネルの表示をフレーム毎に書き換えるための駆動信号をゲートドライバ９４、ソースドライバ９５へ出力する。 - 特許庁

The waveform of a reproducing signal read from an optical disk is equalized to generate a partial response waveform by a PRML circuit 40, the partial response waveform is subjected to maximum likelihood decoding to generate a bit string, an ideal signal is generated from the bit string, and an equalization error signal is generated from the ideal signal and the partial response waveform.例文帳に追加

光ディスクから読み取った再生信号を、ＰＲＭＬ回路４０にて、波形等化してパーシャルレスポンス波形を生成し、このパーシャルレスポンス波形に対して最尤復号を行うことによってビット列を生成し、ビット列から理想信号を生成し、この理想信号とパーシャルレスポンス波形とから等化誤差信号を生成する。 - 特許庁

The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.例文帳に追加

外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁

The data driving integrated circuit device includes a gamma decoding section which receives differential gamma data transmitted from a timing control section 500 at its input and decodes and outputs the data, a digital/analog conversion section which converts the decoded differential gamma data into an analog voltage value, and a buffer section which amplifies and outputs the analog voltage value.例文帳に追加

データ駆動集積回路装置は、タイミング制御部５００から伝えられる差動ガンマデータを入力に受けてデコーディングして出力するガンマデコーディング部、前記デコーディングされた差動ガンマデータをアナログ電圧値に変換するデジタル／アナログ変換部、及び前記アナログ電圧値を増幅して出力するバッファー部を含む。 - 特許庁

In a circuit 12, a memory 6 is connected to a bus 8 to be accessed from a bidirectional bus 8, an MEPG decoder 4 is connected to the bus 8 to read encoding and decoding data of the memory and an encoded data output part is arranged, which is connected to the bus along a first path 16, by which reading is performed from the memory data of a first picture.例文帳に追加

回路１２のメモリ６は、両方向バス８からアクセスされるように、またＭＰＥＧデコーダ４は、メモリの符号化及び復号化データを読み出すようにバス８に接続され、第１の画像のメモリデータから読み出すことができる第１のパス１６に沿ってバスに接続された符号化されたデータの出力部を有する。 - 特許庁

The control circuit (22) is configured to read error correction coded data from the array of memory cells (26), provide error correction code decoding to selected error correction coded data and discard unused error correction code parity data of unselected error correction coded data.例文帳に追加

制御回路（２２）は、メモリセルアレイ（２６）から誤り訂正符号で符号化されたデータを読み出し、その誤り訂正符号化データの選択部分に対し誤り訂正符号の復号を実施するとともに、誤り訂正符号化データの非選択部分から使用しない誤り訂正符号パリティを破棄するように構成される。 - 特許庁

In the distortion removal processing apparatus of the image signal which performs distortion removal processing for removing the distortion accompanying decoding processing of the image signal and filtering processing in the vertical direction and horizontal direction of the image signal, a control circuit which processes distortion removal processing and vertical filtering processing by the unit of a block is adopted.例文帳に追加

画像信号の復号化処理に伴う歪みを除去する歪み除去処理と、画像信号の垂直方向と水平方向におけるフィルタ処理とを行う画像信号歪み除去処理装置において、歪み除去処理と垂直フィルタ処理をブロック単位で処理する制御回路を導入する。 - 特許庁

An address replacement discriminating circuit 100 comprises a node 110 outputting a spare enable-signal SE activating a spare memory cell, regular fuses 120-1 to 120-n provided corresponding respectively to each bit of address decoding signals AD0-ADn, and a spare fuse 150 replacing a regular fuse in which defect is caused.例文帳に追加

アドレス置換判定回路１００は、予備メモリセルを活性化するスペアイネーブル信号ＳＥを出力するノード１１０と、アドレスデコード信号ＡＤ０〜ＡＤｎの各ビットにそれぞれ対応して設けられる正規ヒューズ１２０−１〜１２０−ｎと、欠陥が生じた正規ヒューズを置換するためのスペアヒューズ１５０を含む。 - 特許庁

As a result, a call signal to which the melody data and the character string data are given is transmitted to the telephone device of a call-receiving side from the telephone circuit network, and the call-receiving side instinctively knows a caller, by reproducing the melody data given to the call signal as an incoming call sound by decoding it.例文帳に追加

この結果、着呼側の電話装置には、電話回線網から、メロディデータと文字列データとを付与した呼出信号が送信されることになり、着呼側では、呼出信号に付与されたメロディデータをデコードして着信音として再生することにより、発呼者を直感的に知ることができるようになる。 - 特許庁

This circuit is provided with both a shift register 2 to be mounted in a semiconductor, which is an object of signal observation, and to store aerial input from the outside to specify a selected location of the object of observation and a selector 4 to selectively output a group of signals of the object of observation by decoding if necessary on the basis of a plurality of signals from the shift register 2.例文帳に追加

信号観測対象の半導体内に搭載されて、観測対象の選択箇所を指定する外部からのシリアル入力を記憶するシフトレジスタと、シフトレジスタからの複数信号に基づき、必要によりデコードして観測対象の信号群から選択出力するセレクタとを備えた。 - 特許庁

A user who has a difficulty in hearing and speaking sets a call selecting part 30 by depressing a button 26 of a remote control device 25 for informing the user of call incoming with the lighting of a lamp 20, and selects a QCIF picture encoding/decoding part 14Q of a picture data control part 14, and stops the operation of a video data converting circuit part 16.例文帳に追加

耳や言葉の不自由な利用者がリモコン２５のボタン２６を押下することで、着信をランプ２０の点灯で通知するように呼出選択部３０を設定し、そして、画像データコントロール部１４のＱＣＩＦ画像符号復号化部１４Ｑを選択し、そして、音声データ変換回路部１６の動作を停止する。 - 特許庁

The error detection device 10 is provided with an error detection circuit 11 for detecting the existence of an error by decoding a CRC (Cyclic Redundancy Check) code and a CPU 21 loaded with software for managing the whole data length to be a target of error detection and the data length of received data RD and determining the timing of error detection.例文帳に追加

誤り検出装置１０は、ＣＲＣに対する復号を行うことによって誤りの有無を検出する誤り検出回路１１と、誤り検出の対象となる全データ長と受信データＲＤのデータ長とを管理して誤り検出を行うタイミングを決定するソフトウェアが実装されたＣＰＵ２１とを備える。 - 特許庁

The instruction decoding circuit is defined as a group 206 of decode blocks by dividing it into a plurality of decode blocks 206a, 206b, 206c according to a specific rule, operations of unnecessary decode blocks are stopped by inputting instruction data 201 only in required decode blocks and inputting no instruction data 201 into unnecessary data blocks.例文帳に追加

命令デコード回路を、特定の規則に従って複数のデコードブロック２０６ａ、２０６ｂ、２０６ｃに分割したデコードブロック群２０６とし、必要なデコードブロックにのみ命令データ２０１を入力し、不必要なデコードブロックには命令データ２０１を入力しないようにして、不必要なデコードブロックの動作を停止する。 - 特許庁

The application operation of the deblocking filter processing circuit is controlled by an evaluation method, requiring a small amount of throughput, by carrying out accumulation difference calculation processings on a direct current and frequency component of two-dimensional DCT coding data which are obtained, at image information decoding of an object rectangle block and a contiguous rectangle block.例文帳に追加

対象矩形ブロックと隣接矩形ブロックの画像情報復号時に得られる２次元ＤＣＴ符号化データの直流および周波数成分に対して累積差分演算処理することで、処理量が少ない方法で評価を行ってデブロッキングフィルタ処理回路の適用動作を制御する。 - 特許庁

A Huffman decoding unit 20 is provided with first circuits 31a and 31b which have processing divided in a stage of detecting Huffman-coded data units included in respective MCUs (minimum coded units) and a second circuit 32 which decodes a Huffman-coded data unit included in MCUs and outputs decoded data corresponding to the data unit.例文帳に追加

ハフマン復号ユニット２０に、各々のＭＣＵに含まれるハフマン符号化されたデータ単位を検出する段階で処理が区切られる第１の回路３１ａおよび３１ｂと、ＭＣＵに含まれるハフマン符号化されたデータ単位をデコードし、そのデータ単位に対応する復号データを出力する第２の回路３２とを設ける。 - 特許庁

Based on an expected value list inputted from a Viterbi decoding circuit 111, an asymmetry detector 113 detects difference between a signal level E8 of an eighth expected value (8) and a signal level E4 of a central expected value (4) and the difference between the signal level E4 for the central expected value (4) and a zeroth expected value (0) signal level E0.例文帳に追加

上記アシンメトリ検出回路１１３は、ビタビ復号回路１１１から入力される期待値リストをもとに、８番目の期待値（８）の信号レベルＥ８と中央の期待値（４）の信号レベルＥ４の差と、中央の期待値（４）の信号レベルＥ４と０番目の期待値（０）の信号レベルＥ０の差を検出する。 - 特許庁

A noise reduction circuit 4 controls a noise reduction amount for each frequency band to suppress the noise reduction in a frequency band characteristic to a coded noise in the noise reduction processing before compression coding, and a noise reduction circuit 49 controls the noise reduction amount for each frequency band to enhance the noise reduction in a frequency band characteristic to the coded noise in the noise reduction processing after expansion decoding.例文帳に追加

ノイズ低減回路４による圧縮符号化前のノイズ低減処理において周波数帯域毎にノイズ低減量を制御することにより、符号化ノイズに特徴的な周波数帯域のノイズ低減量を抑え、ノイズ低減回路４９による伸張復号化後のノイズ低減処理において周波数帯域毎にノイズ低減量を制御することにより、符号化ノイズに特徴的な周波数帯域のノイズ低減量を強める処理を行う。 - 特許庁

When decided that the occupancy amount Bm of a bit buffer 2 is below a third threshold BTH3 or the bit buffer 2 causes underflow, an underflow control circuit 12 stops the read of pictures from the bit buffer 2 and successively outputs (repeats) video output which is the decoded result of not the picture processed concurrently but the picture read from the bit buffer 2 previously from a decoding core circuit 4.例文帳に追加

ビットバッファ２の占有量Ｂm が第３の閾値ＢTH3 を下回っていると判定するかまたはビットバッファ２がアンダーフローを起こしていると判定した場合、アンダーフロー制御回路１２は、ビットバッファ２からのピクチャの読み出しを停止させると共に、同時に、そのときに処理しているピクチャではなく、それ以前にビットバッファ２から読み出されたピクチャのデコード結果であるビデオ出力をデコードコア回路４から引き続き出力（リピート）させる。 - 特許庁

In a soft output decoding circuit of an element decoder, a circuit for calculating a logarithmic soft output Iλ calculates the sum of logarithmic likelihoods Iα, Iγ and Iβ corresponding to respective branches on a trellis, generates an enable signal indicative of the input of each branch and calculates a logarithmic soft output Iλ by performing an operation comparable to a tournament based on the enable signal.例文帳に追加

要素復号器における軟出力復号回路において、対数軟出力Ｉλを算出する軟出力算出回路は、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入力を示すイネーブル信号を生成し、このイネーブル信号に基づいて、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する。 - 特許庁

A path memory circuit for Viterbi decoding includes a path memory part 10 for storing and outputting sequentially inputted data history and selecting a path with a path select signal by a path metric calculation, and a controlling part 12 for controlling a selection function of a maximum likelihood path of the path memory part 10 and outputting decoded data on the basis of an output of the path memory part 10.例文帳に追加

ビタビ復号用パスメモリ回路は、パスメトリック計算によるパスセレクト信号によって、順次入力されるデータ履歴の保存および出力と、パスの選択とを行なうためのパスメモリ部１０と、パスメモリ部１０の出力に基づいて、パスメモリ部１０の最尤パスの選択の機能を制御して復号データを出力させるための制御部１２とを含む。 - 特許庁

A soft output decoding circuit 90 selects one between the decode received value TSR and the external information or the interleave data TEXT, according to the code, and also selects one between the external information or the interleave data TEXT and the a priori probability information with the value '0'.例文帳に追加

軟出力復号回路９０は、受信値及び事前確率情報選択回路１５４によって、符号に応じて、復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとのうち、一方を選択するとともに、外部情報又はインターリーブデータＴＥＸＴと値が“０”である事前確率情報とのうち、一方を選択する。 - 特許庁

In the cases that the track jump of the pickup 2 is performed and the interleaving of the data stored once in the ring buffer memory 5 is decoded, a control circuit 6 controls reading and writing pointers to the ring buffer memory 5, and it reads the data having decoded the interleaving, and supplies them to a decoding part 20 at an output rate of the input rate or less.例文帳に追加

ピックアップ２のトラックジャンプが実行された場合と、リングバッファメモリ５に一旦記憶されたデータのインターリーブを復号する場合、制御回路６は、リングバッファメモリ５に対する読み出しポインタ、および書き込みポインタを制御する一方、インターリーブを復号したデータを、リングバッファメモリ５から読み出し、入力レート以下の出力レートで、デコード部２０に供給する。 - 特許庁

After the completion of the carrying in and installation of a game machine 10 to a game parlor, the serial number of a ROM 113 incorporated into the game machine 10 and a decoding key stored in a memory of a system managing unit 70 being related to the serial number are transmitted to a data totaling managing device 60 through an external communication circuit C3.例文帳に追加

遊技店への遊技機１０の搬入および設置が完了した後、所定のタイミングで、その遊技機１０に組み込まれているＲＯＭ１１３のシリアル番号、ならびに当該シリアル番号と関連づけてシステム管理装置７０のメモリに記憶されている復号化キーが、外部通信回線Ｃ３を介してデータ集計管理装置６０に送信される。 - 特許庁

A semiconductor device is provided with a CPU 1, an address decoder 3 for decoding an address signal from the CPU 1, and outputting an address region specific signal, a frequency-divider 7, and a selecting circuit for selecting which of a reference clock signal and a frequency-divided clock signal should be inputted to the CPU 1 according to the address region specific signal.例文帳に追加

半導体装置において、ＣＰＵ１と、ＣＰＵ１からのアドレス信号をデコードしてアドレス領域特定信号を出力するアドレスデコーダ３と、分周器７と、アドレス領域特定信号に応じて、基準クロック信号または分周されたクロック信号のいずれをＣＰＵ１に入力するかを選定する選定回路とを備える。 - 特許庁

To realize a viterbi decoder having improved characteristics/ performance due to high integration and small power consumption while having a normalized circuit capable of preventing generation of an overflow problem due to the accumulation of path metrics in an ACS arithmetic unit having parallel constitution capable of executing high-speed ACS operation even when restriction length is increased or the number of decoding bits is increased.例文帳に追加

拘束長の増大や、復号ビット数の増加に対し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置において、パスメトリックの累積によるオ−バ−フロ−の問題を防止する正規化回路を有しながら、高集積化、低消費電力化による特性・性能の向上を実現するビタビ復号装置を提供する。 - 特許庁

In a coding/decoding device 14, first, an intra-prediction circuit 208 decides a prediction mode for calculating difference concerning a processing target block X which is a candidate in deciding the coding mode of the processing target block X, for processed blocks A, B, from nine kinds of prediction modes, on the basis of the decided coding mode.例文帳に追加

符号化／複合化器１４において、イントラ予測回路２０８は、まず、処理対象ブロックＸの符号化モードを決定する際の候補となるところの、前記処理対象ブロックＸに関する差分算出のための予測モードを、処理済みブロックＡ及びＢについて決定済みの符号化モードに基づいて、９種類の予測モードの中から決定する。 - 特許庁

The data output circuit includes an output section 200 having a common output terminal and a plurality of output TRs whose drive voltages differ from each other and a decoding section 100 that combines a plurality of data signals so as to output a control signal to turn on at least one TR among a plurality of the output TRs.例文帳に追加

データ出力回路は共通の出力端を有し、駆動電圧が相異する複数の出力トランジスターを有する出力部２００と、複数のデータ信号を組合せて前記複数の出力トランジスターのうち、少なくともいずれか一つをターンオンさせるための制御信号を出力するデコーディング部１００とを含むことである。 - 特許庁

A tilt detection section 34 is provided between the RF equalizer 32 of the DSP block 4 and a decoder 35 for decoding a component separated frome the RFPLL circuit 31, the section 34 performing filtering for returning a gain characteristic, phase characteristic and the like by electrically processing deterioration in property of an optical transmission function OTF of the reproduced RF signal.例文帳に追加

そして、ＤＳＰブロック４のＲＦイコライザ３２及びＲＦＰＬＬ回路３１と分離した成分を復号する復号器３５との間に、再生されたＲＦ信号の光学伝達関数ＯＴＦの特性劣化を電気的に処理してゲイン特性、位相特性等を正常な特性に戻すフィルタ処理が行われるチルト検出部３４を設ける。 - 特許庁

Position information of bits for which error correction is applied by an error correction circuit after bit interleave decoding is obtained, and when the position information is decided to be that arranged in adjacent bits in the propagation line, it is discriminated that effective error correction is executed for burst errors and transmission of an alarm output for channel switching is blocked.例文帳に追加

ビットインターリーブ復号後の誤り訂正回路から誤り訂正を実行したビットの位置情報を得て、その位置情報が伝搬路で隣接するビットに配列されていたものであると判定されるときには、バースト誤りに対して有効な誤り訂正が実行されているものとして、回線切換のための警報出力が送出されないように阻止する。 - 特許庁

This device is provided with predecoders (3A, 3B) predecoding an applied address signal, address latch circuits (4A, 4B) latching respectively output signals of these predecoders, and decode circuit (5A, 5B) decoding respective output signals of the address latch circuits and performing memory cell selection operation in a corresponding memory block (MBA, MBB).例文帳に追加

メモリブロック（ＭＢＡ，ＭＢＢ）それぞれに対応して、与えられたアドレス信号をプリデコードするプリデコーダ（３Ａ，３Ｂ）と、これらのプリデコーダの出力信号をそれぞれラッチするアドレスラッチ回路（４Ａ，４Ｂ）と、アドレスラッチ回路それぞれの出力信号をデコードして対応のメモリブロックにおいてメモリセル選択動作を行なうデコード回路（５Ａ，５Ｂ）とを設ける。 - 特許庁