「decoding circuit」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

To reduce circuit scale and power consumption, in executing Viterbi decoding and retain communication quality in executing short-range radio communication.例文帳に追加

ビタビ復号を行う場合に回路規模及び消費電力を低減すると共に、近距離無線通信を行う場合に、通信品質を維持する。 - 特許庁

A block shuffle circuit 356 inhibits output of the result of decoding of the codes for a prescribed frame when it is discriminated that the length of the codes is not correct.例文帳に追加

ブロックシャフル回路３５６は、コードの長さが正しくないと判定された後、所定のフレームのコードの復号の結果の出力を禁止する。 - 特許庁

An MPEG 2 decoding circuit 22 divides a high-resolution video screen received by a digital television receiver 21 into a plurality of blocks.例文帳に追加

ディジタルテレビ受信回路２１により受信された高解像度映像画面を、ＭＰＥＧ２復号回路２２が複数個のブロックに分割する。 - 特許庁

To provide a reproducing apparatus for registering key information to a decoding circuit having no key deriving function while maintaining confidentiality of the key information.例文帳に追加

鍵導出機能を有さない復号回路への鍵情報の登録を秘匿性を保ちつつ行うことを実現した再生装置を提供する。 - 特許庁

To solve the problem of scaling up a circuit in the configuration which simply comprises a plurality of decoding parts when regenerating the signal which is compression coded at a high speed.例文帳に追加

圧縮符号化された信号を高速に再生する場合、復号処理部を単純に複数持つ構成では、回路規模が増加する。 - 特許庁

To provide a circuit and method for memory efficient decoding and viewing of compressed image files.例文帳に追加

圧縮された画像ファイルの復号及び表示に有効なメモリーのための画像ファイルの復号表示回路及び画像表示方法を提供する。 - 特許庁

An encoding/decoding circuit 36 of an optical disk device 10 verifies a detected synchronization signal, utilizing an alternate arrangement rule of the synchronization signal.例文帳に追加

光ディスク装置１０のエンコード／デコード回路３６は、同期信号の交互配置規則を利用し、検出した同期信号の検証を行う。 - 特許庁

To perform a processing for determining a trace back starting state at a high rate through a small circuit scale when a convolutional code is subjected to Viterbi decoding.例文帳に追加

畳み込み符号をビタビ復号する際のトレースバック開始ステートを決定する処理が、小さな回路規模で高速で行えるようにする。 - 特許庁

A decoding circuit 5 decodes a demodulated signal 23 and outputs a TS signal output 19 and a PRBS packet data clock 18.例文帳に追加

復号回路５は復調信号２３の復号を行い、ＴＳ信号出力１９およびＰＲＢＳパケットデータ・クロック１８を出力する。 - 特許庁

METHOD AND APPARATUS OF DECODING AND DISPLAYING MPEG PICTURE IN FAST FORWARD MODE, VIDEO DRIVER CIRCUIT INCORPORATING SUCH APPARATUS AND DECODER BOX例文帳に追加

早送りモードのＭＰＥＧピクチャを復号し、表示する方法および装置、そのような装置が組み込まれたビデオドライバ回路およびデコーダボックス - 特許庁

A combination circuit 3 for decoding decodes one VLC included in the inputted VLC data and outputs the result and the number of decoded bits.例文帳に追加

デコード用組み合わせ回路３は、入力したＶＬＣデータに含まれる１つのＶＬＣをデコードし、この結果とデコードしたビット数を出力する。 - 特許庁

The decoding means 130 includes a selection block information holding means 132 composed of a latch circuit, a set means 134 and a reset means 136.例文帳に追加

デコード手段１３０はラッチ回路で構成される選択ブロック情報保持手段１３２と、セット手段１３４とリセット手段１３６を有する。 - 特許庁

The column decoding circuit 30 has such constitution that the redundant column line RCL0 is operated continuously after operation of the normal column lines CL0 to CL3.例文帳に追加

カラムデコード回路３０は、ノーマルカラム線ＣＬ０〜ＣＬ３の動作後に連続して冗長カラム線ＲＣＬ０を動作させる構成になっている。 - 特許庁

The read/write channel 5 including the turbo encoding/decoding circuits has the turbo encoding circuit 20 which includes an RSC encoder 202 for encoding a code length M having a relation of 'N=c.M, c>0' with an interleaver N as a unit to an RSC system and the turbo decoding circuit 21 which includes an APP decoder 210 for subjecting the RSC system to the APP decoding.例文帳に追加

ターボ符号化／復号化回路を含むリード／ライトチャネル５において、インターリーバ長Ｎとの関係が「Ｎ＝ｃ・Ｍ，ｃ＞０」となる符号長Ｍを単位としてＲＳＣ系列に符号化するＲＳＣ符号器２０２を含むターボ符号化回路２０と、ＲＳＣ系列に対してＡＰＰ復号化処理を行なうＡＰＰ復号器２１０を含むターボ復号化回路２１とを有する。 - 特許庁

A reproduction device 100 includes a video sound data decoding circuit 130 which reproduces acoustic data, and a compressor circuit 160 which corrects the volume of acoustic data reproduced with the video sound data decoding circuit 130 based on the relationship between the volume characteristic values of a plurality of acoustic data and a volume characteristic value of acoustic data.例文帳に追加

音響データを再生する映像音響データデコード回路１３０と、映像音響データデコード回路１３０により再生された音響データの音量を、複数の音響データの各々の音量特性値と音響データの音量特性値との関係に基づいて補正するコンプレッサー回路１６０と、を備える、再生装置１００が提供される。 - 特許庁

The digital television receiver is provided with an antenna, a tuner, a digital demodulation circuit and an error correction circuit, a plurality of digital signal decoding circuits for different antenna directivities and different spatial antenna positions and a selection means that selects a transport stream without any error from transport streams obtained by each digital signal decoding circuit and provides the selected transport stream.例文帳に追加

アンテナ、チューナ、デジタル復調回路および誤り訂正回路をそれぞれ備え、かつアンテナの指向性または空間的位置がそれぞれ異なる複数のデジタル信号復号回路、ならびに各デジタル信号復号回路によって得られたトランスポートストリームから、誤りのないトランスポートストリームを選択して出力する選択手段を備えている。 - 特許庁

To provide a decoder capable of completing decoding processing in a short time without increasing the scaling of a circuit too high, even when packets of code data are inputted continuously by configuring two decoding circuits in parallel.例文帳に追加

２つの復号回路を並列に構成することにより、符号データのパケットが連続して入力されるような場合でも、回路規模をあまり大きくすることなく、短時間で復号処理を終了できる復号装置を提供する。 - 特許庁

The semiconductor device includes a pre-decoding circuit for simultaneously activating a plurality of pre-decoding signals for driving each of a plurality of sub-word lines connected to one main word line, when a test mode signal to be input is activated.例文帳に追加

半導体装置は、入力されるテストモード信号が活性化されたときに、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含んでいる。 - 特許庁

The CPU regards the decoding result of a trace information acquisition instruction as non-operation in actual chip mode and makes a trace control circuit 8A perform trace operation in evaluation mode according to the decoding result of the trace information acquisition instruction.例文帳に追加

ＣＰＵは、実チップモードにおいてトレース情報取得命令の解読結果をノン・オペレーションとし、評価モードにおいてトレース情報取得命令の解読結果に従ってトレース動作をデバッグ制御回路（８Ａ）に実行させる。 - 特許庁

To provide an error correction coder and decoder wherein the interleaving size is increased especially on a certain coding and decoding circuit scale and the error correction capability is enhanced by repetitive decoding with respect to error correction codes.例文帳に追加

誤り訂正符号に関し、特に一定の符号化および復号回路規模でインターリービングサイズを増やし、さらに繰り返し復号により誤り訂正能力を向上させた誤り訂正符号器及び復号器を提供する。 - 特許庁

A tuner demodulation/decoding apparatus 120 switches an output destination of a switching circuit 135 in accordance with reception media selected by its own system and outputs the received primary IF signal to prescribed tuner demodulation/decoding circuits 122a to 112c.例文帳に追加

チューナ・復調／復号装置１２０は、自システムが選択した受信メディアに応じて切替回路１３５の出力先を切り替え、受信した一次ＩＦ信号を所定のチューナ・復調／復号回路１２２ａ〜１１２ｃへ出力する。 - 特許庁

To assure a good error correction rate, to simplify the circuitry of a decoding system and to avert an increase of a circuit scale when a read/write channel applying an articulated turbo encoding/decoding system is realized.例文帳に追加

連接ターボ符号化／復号化方式を適用したリード／ライトチャネルを実現する場合に、良好な誤り訂正率を確保できると共に、復号化系の回路構成の簡単化を図り、かつ回路規模の増大化を回避することにある。 - 特許庁

The OFDM demodulator is provided with a transmission control information decoding circuit 31 subjected to differential BPSK modulation and for decoding the TMCC information subjected to differential BPSP modulation and including a parity on the basis of a difference set cyclic code.例文帳に追加

本発明のＯＦＤＭ復調装置には、差動ＢＰＳＫ変調されるとともに差集合巡回符号に基づくパリティが含められたＴＭＣＣ情報を復号する伝送制御情報復号回路３１を備えている。 - 特許庁

To provide a high-level synthesis method for semiconductor integrated circuit for generating a circuit description in which design information is made secret (consealment of design information and making difficult to read of circuit description) in order to reduce the risk of illicit use and illicit decoding of design information in the event of leak of circuit description.例文帳に追加

回路記述流出時の不正利用と設計情報不正解読のリスクを低減するために、設計情報を秘匿化（設計情報隠蔽と回路記述難読化）した回路記述を生成する半導体集積回路の高位合成方法を提供する。 - 特許庁

Besides, in the circuit 6, the connection to the side of the node 6a or 6b is changed-over in accordance with the control of a picture header detecting circuit 3 and a judging circuit 5 in the case of high-speed reproduction and the respective pictures read from the picture buffer 2 are transferred to the decoding core circuit 4, after thinning by a picture unit.例文帳に追加

また、ピクチャ廃棄回路６は、高速再生時にはピクチャヘッダ検出回路３および判定回路５の制御に従って各ノード６ａ，６ｂ側への接続が切り換えられ、ビットバッファ２から読み出された各ピクチャをピクチャ単位で間引いてデコードコア回路４へ転送する。 - 特許庁

Upon storing the on-hook sound to allows to operate a switch 28, the control circuit 27 switches the on-hook sound inputted to a sound decoding circuit 23 to the on-hook sound stored in the storage circuit 25 from the circuit 22 and repeatedly sends the one-period quantity of on-hook sound to the telephone set A4.例文帳に追加

1周期分の終話音を記憶した時点で切換器28を動作させ、音声復号化回路23に入力される終話音を、時分割多重抽出回路22から記憶回路25に記憶された終話音に切り替え、電話機A4に1周期分の終話音を繰り返し送出する。 - 特許庁

A DTS generator 17 generates decoding time stamp information indicating the timing of reading compressed data stored in a decoding side input buffer 22a in accordance with the prediction encoding data volume for every channel, and a formatting circuit 19 formats a packet having a packet header including the decoding time stamp information and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generator 17 generates decoding time stamp information showing the timing of a read of compressed data from a decoding-side input buffer 22a according to predictively encoded data by the channels and a formatting circuit 19 formats a packet header including the decoding time stamp information and user data including the compressed data into a packet.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generator 17 generates decoding time stamp information indicating the reading timing of compressed data in a decoding side input buffer 22a and a formatting circuit 19 formats the data into a packet having a packet header including the decoding time stamp and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generator 17 generates decoding time stamp information showing timing when reading out compressed data in a decoding-side input buffer 22a according to predictively encoded data amounts by the channels and a formatting circuit 19 formats a packet header including the decoding time stamp information and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generator 17 generate decoding time stamp information showing the timing for reading compressed data out of a decoding- side input buffer 22a according to predictively encoded data quantities by the channels and a formatting circuit 19 performing formatting into a packet having a packet header including the decoding time stamp information and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

A DTS generator 17 generates decoding time stamp information indicating the reading timing of compressed data from a decoding side input buffer 22a according to the amount of prediction encoding data by each channel and a formating circuit 19 formats a packet having a packet header including the decoding time stamp information and user data including the compressed data.例文帳に追加

ＤＴＳ生成器１７はチャネル毎の予測符号化データ量に応じて、復号側の入力バッファ２２ａ内の圧縮データを読み出すタイミングを示すデコーディング・タイム・スタンプ情報を生成し、フォーマット化回路１９はデコーディング・タイム・スタンプ情報を含むパケットヘッダと、圧縮データを含むユーザデータを有するパケットにフォーマット化する。 - 特許庁

To provide a CGROM control circuit which enables an OSD display adaptable to many languages without widening the bus width of a decoding circuit and can deal with many languages while suppressing an increase in cost small.例文帳に追加

デコード回路のバス幅を広げることなく、多くの言語に対応したＯＳＤ表示を可能にし、コストアップを抑えつつ多くの言語に対応することができるＣＧＲＯＭ制御回路を提供する。 - 特許庁

Since the size of a character edge separation decoding circuit can be reduced by dividing data of one line at display, the character display device of low power consumption and a small circuit scale can be provided.例文帳に追加

表示時においては１ライン中のデータを分割することで、前記文字縁分離復号回路を小さくすることにより、低消費電力かつ小回路規模の文字表示装置を提供する。 - 特許庁

An error correction coding circuit 1 and an error correction decoding circuit 2 generate an error correction code and perform error correction to data of a 32-bit (the number of unit bits for error correction) unit.例文帳に追加

誤り訂正符号化回路１、および誤り訂正復号化回路２は、３２ビット（誤り訂正の単位ビット数）単位のデータに対して、誤り訂正符号の生成、および誤り訂正を行う。 - 特許庁

A control signal generator 28 generating an internal control signal RAL and the like by decoding an external control signal/RAS and the like is divided into two circuits of a synchronizing circuit 40 and a timing adjusting circuit 42.例文帳に追加

外部制御信号／ＲＡＳなどをデコードして内部制御信号ＲＡＬなどを発生する制御信号発生器２８を同期回路４０とタイミング調整回路４２の２つに分ける。 - 特許庁

An image signal for a TV signal that is sampled and coded by an analog/digital converter 1 and a coding circuit 2 is transmitted and a decoding circuit 12 and a digital/analog converter 11 at a receiver recovers the signal.例文帳に追加

ＴＶ信号等の画像信号を送Ｄ変換器１および符号化回路２で標本化符号化されて送信し、受信側で復号回路１２およびＤ／Ａ変換器１１により再生する。 - 特許庁

The automatic correction selection circuit 134, when it is supplied with the automatic correction inhibition signal, stops the supply of the time code, from a standard radio wave decoding circuit 121 to a time counter 123.例文帳に追加

自動修正選択回路１３４は、自動修正禁止信号が供給された場合、標準電波デコード回路１２１からの時刻コードを時刻カウンタ１２３へ供給することを停止する。 - 特許庁

Selection signals output from a decoding circuit 203 are set to be selectively high according to the cut-off state of an FUSE element in the bit cell 100 of a cell group designation circuit 202.例文帳に追加

セル群指定回路２０２のビットセル１００におけるＦＵＳＥ素子の切断状態に応じて、デコード回路２０３から出力される選択信号２１１〜２１４が選択的にＨｉｇｈになる。 - 特許庁

A PR (1, 1) equalization circuit 13 having a Viterbi maximum likelihood decoding circuit includes a means to extract the clock signals from the input signals and equalized the input signals by the PR (1, 1) equalization method.例文帳に追加

ビタビ最尤復号回路付きのＰＲ（１，１）等化回路１３は、入力信号からクロック信号を抽出する手段を備えて、入力信号をＰＲ（１，１）等化方式で等化する。 - 特許庁

Moreover, an NRZI rule is removed by subtracting y (i) from y (i+1) in a differential circuit 9 and decoding is performed by using characteristics of the data converting circuit 3 and the equalizer 8 in a viterbi decoder 10.例文帳に追加

差分回路９にて、ｙ（ｉ＋１）−ｙ（ｉ）を行い、ＮＲＺＩ則を外し、ビタビ複合器１０では、データ変換回路３および等化器８の特性を用いて復号を行う構成とする。 - 特許庁

The circuit further includes a decoder circuit that applies a decoding algorithm to the first output to yield a decoded output, and a phase shift circuit that phase-shifts the decoded output such that a second phase of the data set is provided as a phase shifted output.例文帳に追加

復号出力を生じるように第１の出力に復号アルゴリズムを適用するデコーダ回路と、データセットの第２の位相が、位相シフトされた出力として供給される復号出力を位相シフトする位相シフト回路とを含む。 - 特許庁

In the compression circuit A, a frequency conversion circuit converts playback video data from the encoded video decoding circuit into frequency coefficient data, and compressed video data are obtained by performing degree-reduced IDCT processing on the frequency coefficient data.例文帳に追加

圧縮回路Ａでは、周波数変換回路が符号化映像復号回路からの再生映像データを周波数係数データに変換し、その周波数係数データに対して次数を削減したＩＤＣＴ処理を行って圧縮映像データを得る。 - 特許庁

An addition circuit 4 adds the output waveform sample of the difference signal waveform sample generating circuit 2 to the output predictive signal waveform sample of the waveform-decoding/extension circuit 3, superposing them in the same positional relation with a coding operation, and thus output signals are obtained.例文帳に追加

加算回路４は、差分信号波形サンプル生成回路２の出力波形サンプルと波形復号・延長回路３の出力予測信号の波形サンプルとを符号化のときと同じ位置関係で重ね合わせて加算し、出力信号を得る。 - 特許庁

CRC parity bits obtained by Viterbi decoding are set to each of flip-flop circuits D1'-D3' in the inverse CRC circuit 19 as a default.例文帳に追加

逆ＣＲＣ回路１９内の各フリップフロップＤ１’〜Ｄ３’には、ビタビ復号によって得られたＣＲＣパリティビットを初期状態として設定する。 - 特許庁