「delay between」に関連した英語例文の一覧と使い方(7ページ目)

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delay betweenの部分一致の例文一覧と使い方

該当件数 : 1814件

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例文

The lengths of the delay lines are selected so that total delay τn" is introduced between the (n+1)-th channel and the n-th channel in such as way that a time lag τn is obtained between the (n+1)-th channel and the n-th channel.例文帳に追加

各遅延線路の長さは、（ｎ＋１）番目のチャネルとｎ番目のチャネルの間で時間のずれτ_ｎが得られるように（ｎ＋１）番目のチャネルとｎ番目のチャネルの間に合計遅延τ_ｎ”を導入するよう選択される。 - 特許庁

Delay pulse generators 10-1 and 10-2 generate delay pulses 1 and 2 which has the duration "H" corresponding to the distance from an object, from the comparison between the binary pulses 1 and 2 and the transmission pulse.例文帳に追加

遅延パルス発生器１０−１、１０−２では、二値化パルス１、２と送信パルスの比較から対象物との距離に対応した期間「Ｈ」になる遅延パルス１、２を発生する。 - 特許庁

After a net list is prepared S1, a plurality of delay gates are previously inserted S1' on the net list, and deleted S7 while the delay gate is regulated so as to satisfy the restriction of timing between clock trees.例文帳に追加

ネットリストを作成Ｓ１後、ネットリスト上に予め複数の遅延ゲートを挿入Ｓ１′し、遅延ゲートをクロックツリー間のタイミングの制約を満たすように調整しながら削除Ｓ７する。 - 特許庁

In addition, presence/absence of a preceding ghost is decided and delay time ΔT_n between the current FFT window position and a window position to be applied to the preceding ghost is calculated based on the delay profile.例文帳に追加

また、この遅延プロファイルをもとに、前ゴーストの有無を判定すると共に、現在のＦＦＴ窓位置と前ゴーストに適用されるべき窓位置との間の遅延時間ΔＴ_ｎを算出する。 - 特許庁

例文

Since power source voltage supplied to the delay inverter circuit 10 is set low, the enhancement type transistor circuit Tr1 is connected between the delay inverter circuit 10 and a power source VDD.例文帳に追加

エンハンスメントタイプ・トランジスタ回路Ｔｒ１は、遅延インバータ回路１０に供給される電源電圧を低く設定するために、遅延インバータ回路１０と電源ＶＤＤの間に接続される。 - 特許庁

例文

On the basis of the delay time, transmission timing of the data is delayed according to the delay time between the respective connections so as to match the reception timing of the data in the other terminal devices 4-6.例文帳に追加

これら遅延時間に基づき、他の端末装置４〜６においてデータの受信タイミングが一致するように、各接続間の遅延時間に応じてデータの送信タイミングに遅延を与える。 - 特許庁

The time-to-digital converter also includes at least one second delay chain circuit that generates a second value corresponding to a time delay between a delayed start signal and the stop signal.例文帳に追加

時間デジタル変換器は、また、遅延開始信号と停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路を備える。 - 特許庁

To automatically calculate deviation of local clocks between both terminating devices and to measure exact frame delay on the basis of the deviation in a communication system for measuring the frame delay.例文帳に追加

フレーム遅延を測定する通信システムにおいて、両終端装置間のローカルクロックのズレを自動的に演算し、そのズレに基づいて正確なフレーム遅延を測定できるようにする。 - 特許庁

A delay circuit 19 for correcting skew (gap of delay times) between data signals outputted from the differential signal receiving circuit 17 is provided in the posterior stage of respective differential signal receivers 13a-13c.例文帳に追加

各差動信号レシーバ１３ａ〜１３ｃの後段に、差動信号受信回路１７から出力されるデータ信号間のスキュー（遅延時間のズレ）を補正する遅延回路１９を設ける。 - 特許庁

例文

Thus, conducting the delay correction to respective transmitting waves by the 0-system and the 1-system corrects the delay deviation of the transmitting waves between the antenna 3-0 of the 0-system and the antenna 3-1 of the 1-system.例文帳に追加

そして、０系と１系とで各々送信波の遅延補正を行うことによって、０系のアンテナ３−０と１系のアンテナ３−１間の送信波の遅延偏差を補正する。 - 特許庁

例文

A control signal 54C for controlling ON/OFF of a diode 52 connected between a high frequency signal route and grounding is delayed by a control signal 53C by the delay time T of a delay circuit 1.例文帳に追加

高周波信号経路と接地との間に設けられたダイオード５２のオン、オフを制御する制御信号５４Ｃを、遅延回路１の遅延時間Ｔだけ制御信号５３Ｃより遅らせる。 - 特許庁

A voltage supplied to the delay interferometer may be controlled so that a difference between a positive phase signal optical intensity and an opposite phase signal optical intensity of the delay interferometer becomes largest.例文帳に追加

また、遅延干渉計の正相信号光強度と逆相信号光強度との差が最大になるように、遅延干渉計に供給される電圧を制御してもよい。 - 特許庁

Furthermore, the electrical compensation section electrically compensates a residual group delay difference between the vertically and horizontally polarized waves of the received light and is configured with delay circuits 14a, 14b.例文帳に追加

また電気的補償部は、入力光の垂直及び水平偏波の残留群遅延差を電気的に補償するものであり、遅延回路１４ａ、１４ｂを有して構成される。 - 特許庁

A linear equation showing a relation between input and output is used to calculate the value of an output y_n in the delay-free loop, and the calculation result is used to calculate an update value of a delay signal delayed by delay means 12, 14, 17, and 19.例文帳に追加

ディレーフリーループにおける出力ｙ_ｎの値を、入力−出力の関係を示す線形方程式を用いて演算し、この演算結果を用いて、ディレー手段１２，１４，１７，１９により遅延される遅延信号の更新値を演算する。 - 特許庁

The difference between the inherent sample delay time and the desired delay time is saved and inserted by the interface electronics during position measurement such that the calibrated sample time is consistently the desired sample delay time.例文帳に追加

この内在するサンプリング遅延時間と望ましい遅延時間の間の差が保存され、位置測定の間にインターフェース・エレクトロニクスによってそれが挿入されて、その結果、補正後のサンプリング遅延時間と望ましい遅延時間の一貫性が得られる。 - 特許庁

The delay detecting means 51 measures an operation delay time-lag between contact pieces a, b, or a delay of each piece a, b from the changeover of switching of the door switch till subsiding of chattering of the contact pieces a, b.例文帳に追加

スイッチ手段は例えば複式リレー８６であり、遅延検出手段５１は、リレー接片ａ，ｂ間の動作遅れ時間差、又は、ドアスイッチの開閉の切換りからリレー接片ａ，ｂのチャタリングが収まるまでの各接片ａ，ｂの各動作遅れ、を計測する。 - 特許庁

A macro delay model F2 has been formed in advance, and a delay calculation of a top level is performed using the delay model F2, and thus the clock skew between each of macros 2 and 3 of clock supply targets in a function block which is a design target is reduced.例文帳に追加

予めマクロの遅延モデルＦ２を作成し、この遅延モデルＦ２を用いてトップレベルの遅延計算を行うことにより、設計対象とする機能ブロック内のクロック供給対象のマクロ２，３の各々間のクロックスキューを削減する。 - 特許庁

A semiconductor device is provided with a variable delay circuit 10 which delays output data of the logic circuit 5 between the logic circuit 5 and an output latch circuit 2 and equipped with a control circuit 6 which controls a delay quantity of the variable delay circuit 109 based upon an observed operation environment.例文帳に追加

論理回路５と出力ラッチ回路２の間に、論理回路５の出力データを遅延する可変遅延回路１０を設け、この可変遅延回路１０の遅延量を観測された動作環境に基づき制御する制御回路６を備える。 - 特許庁

The first analysis part 15 obtains a deviation calculation model for calculating a deviation between the measured value of the path delay and the predicted value on the basis of the feature values by the factors using the acquired measured value of the path delay, the predicted value of the path delay, and feature values by the factors.例文帳に追加

第１の解析部１５は，取得したパス遅延の実測値と，パス遅延の予測値と，要因ごとの特徴値とを用いて，要因ごとの特徴値からパス遅延の実測値と予測値とのずれを算出するずれ算出モデルを求める。 - 特許庁

A delay stage number selector 21 calculates differences between the latest detection result of the delay stage number detecting circuit 14 and an arbitrary number of past detection results and outputs the latest detection result when the number of delay stages is less than a set number.例文帳に追加

遅延段数選定部２１は、遅延段検出回路１４が検出した最新の検出結果と過去の任意の回数分の検出結果との差を算出し、設定された遅延段数以下の際に最新の検出結果を出力する。 - 特許庁

To provide a ring system wherein the total delay amount of the whole ring and the delay amount between the respective nodes are detected as an absolute phase delay amount, especially in the case of ring construction or the like, and path switching is performed in an uninterruptible manner on the basis of the absolute phase delay amount when bus trouble is generated, and to provide the nodes of the ring system.例文帳に追加

リングシステムに関し、特にリング建設時等にリング全体の総遅延量と各ノード間の遅延量とを絶対位相遅延量として検出し、その絶対位相遅延量に基づいてパス障害発生時に無瞬断でパス切替えを行なうリングシステム及びそのノードを提供する。 - 特許庁

In the ring system wherein a plurality of nodes are connected in a ring type, the total delay amount of the whole ring and/or the delay amount between the respective nodes are detected as the absolute phase delay amount by a multiframe using a specified byte of path overhead, and uninterruptible switching of the nodes is performed on the basis of the absolute phase delay amount.例文帳に追加

複数のノードがリング状に接続されたリングシステムであって、パスオーバーヘッドの所定バイトを用いたマルチフレームによってリング全体の総遅延量及び／又は各ノード間の遅延量を絶対位相遅延量として検出し、前記絶対位相遅延量に基づいて前記ノードの無瞬断切替えを行なう。 - 特許庁

To cancel mismatching of delay amounts between an analog circuit and a digital circuit, due to variation of a power supply potential in a semiconductor device comprising the analog circuit having a first delay variation amount with respect to the power supply potential variation and the digital circuit having a second delay variation amount smaller than the first delay variation amount.例文帳に追加

電源電位変動に対する第１の遅延変動量を有するアナログ回路と、第１の遅延変動量より小さな第２の遅延変動量を有するデジタル回路とを備える半導体装置において、電源電位の変動に伴うアナログ回路とデジタル回路との間での遅延量のミスマッチを解消する。 - 特許庁

The clock supply circuit CS0 includes a fine adjustment delay stage circuit FC0 and a rough adjustment delay stage circuit CC0, and a phase difference measuring circuit RSM0 while the RSM0 controls a delay time TF0 of the FC0 and a delay time TC0 of the CC0 according to a phase difference between first and second operation clock signals COUT00, COUT01.例文帳に追加

クロック供給回路ＣＳ０は微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０と位相差計測回路ＲＳＭ０を含み、ＲＳＭ０は第１と第２の動作クロック信号ＣOＵＴ００、０１の位相差に応答してＦＣ０の遅延時間ＴＦ０とＣＣ０の遅延時間ＴＣ０を制御する。 - 特許庁

To provide a delay locked loop device, capable of a duty cycle compensation (DCC), in which problems in the operation of a delay locked loop are solved by resetting the delay locked loop if a phase difference between rising and falling clocks of DCC is over specific delay, in response to a change in a power supply voltage, after locking.例文帳に追加

ＤＣＣを可能とする遅延固定ループにおいて、ロックの後、電源電圧値の変化に応じ、ＤＣＣの立ち上がりクロック及び立ち下がりクロックの位相差が特定遅延以上となるとき、遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供を課題とする。 - 特許庁

The phase adjustment circuit is provided with a variable delay circuit 10 that generates a delayed clock pulse (DCLK) by delaying a clock pulse (CLK) signal and with a delay adjustment circuit 20 that adjusts a delay of the variable delay circuit 10 depending on a result of measurement of a phase difference between the CLK signal and the DCLK signal.例文帳に追加

クロックパルス（ＣＬＫ）信号を遅延させてなる遅延クロックパルス（ＤＣＬＫ）信号を生成するための可変遅延回路１０と、ＣＬＫ信号とＤＣＬＫ信号との位相差を計測し、該計測の結果に応じて可変遅延回路１０の遅延量を調整するための遅延調整回路２０とを備える。 - 特許庁

A delay information generation part 120 determines a delay time curve based on a difference (both ends time difference) between audio signals input by an input part 130 and supplied to a speaker unit 21-1 and a speaker unit 21-6 and a curvature of the delay time curve so as to generate delay time information.例文帳に追加

遅延情報生成部１２０は、入力部１３０によって入力された、スピーカーユニット２１−１とスピーカーユニット２１−６とに供給されるオーディオ信号間の遅延時間の差（両端時間差）及び遅延時間曲線の曲率に基づいて遅延時間曲線を確定し、遅延時間情報を生成する。 - 特許庁

An uninterruptible receive unit includes delay differential adjustment means which calculates a delay differential between transmission lines by averaging differences in arrival time of packet signals of one and the same sequence number with multiple samples and then lets a packet signal on a transmission line side having a short propagation delay time be delayed by an amount of this delay differential before being output to a packet select unit.例文帳に追加

無瞬断受信部は、同一シーケンス番号のパケット信号の到着時間差を複数サンプルで平均化して伝送経路間の遅延差を計算し、伝搬遅延時間が短い伝送経路側のパケット信号に対してこの遅延差の分だけ遅延させてパケット選択部に出力する遅延差調整手段を備える。 - 特許庁

The video conference terminals 110 each control so that, of a delay time between points other than the points where a conversation has been detected, on the basis of the acquired delay time, the delay time between at least two point in the points where conversation has been detected and a point connected to the two points can be equal to or more than the delay time of the points where the conversation has been detected.例文帳に追加

テレビ会議端末１１０は、取得された遅延時間に基づいて、対話が検出された拠点間以外の拠点間の遅延時間のうち、少なくとも、対話が検出された拠点間における二拠点と、当該二拠点に接続された拠点との拠点間の遅延時間が、対話が検出された拠点間の遅延時間以上になるように制御する。 - 特許庁

Specifically, the delay adjustment portion 4 calculates a difference value between a delay difference between the feedback signal and the adjustment signal and a delay difference of a signal produced by delaying either one of the feedback signal and adjustment signal by a predetermined delay amount, thus detecting a lag or lead of the feedback signal to the adjustment signal.例文帳に追加

特に、遅延調整部４が、フィードバック信号と調整用信号との遅延差に対する、フィードバック信号と調整用信号のいずれか一方をあらかじめ定められた遅延量だけ遅延させた信号との遅延差の、当該遅延差同士の差分値を算出することで、調整用信号に対するフィードバック信号の遅れ又は進みを検出することを特徴とする。 - 特許庁

A timer measures the delay time between detection of the image receiver through an in-track sensor and start of next operation of the motor.例文帳に追加