「input delay」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

Based on the averaging signal Sh, a variable delay circuit 470 delays an input image data Din to generate an image data D.例文帳に追加

可変遅延回路４７０は、平均化信号Ｓｈに基づいて、入力画像データＤinを遅延して画像データＤを生成する。 - 特許庁

Input data 110 are converted to data 110-0 to 110-n having delay for 0 to (n) clocks by an FF circuit 10 and inputted to a selector 142 of a selector circuit 14.例文帳に追加

入力データ110 はFF回路10により遅延が0 〜n クロックのデータ110-0 〜110-n に変換され、セレクタ回路14のセレクタ142 に入力される。 - 特許庁

The arrangement part 1c arranges the selected delay circuit model B at a data signal line connected to the data signal input terminal.例文帳に追加

配置部１ｃは、選択された遅延回路モデルＢをデータ信号入力端子に接続されるデータ信号線に配置する。 - 特許庁

A delay circuit 100 is provided with a capacitive element consisting of nMOS transistors 141, 142 between an input inverter circuit 110 and an output inverter circuit 120.例文帳に追加

遅延回路100は、入力インバータ回路110と出力インバータ回路120との間にnMOSトランジスタ141、142からなる容量素子を備えている。 - 特許庁

The delaying circuit 11 is configured to delay an input signal C1 based on an internal setting and outputs it as a timing signal S.例文帳に追加

遅延回路１１は、内部設定に基づいて、入力信号Ｃ１を遅延させてタイミング信号Ｓとして出力する。 - 特許庁

To provide a driver circuit in which a delay time Tpd between an input terminal and an output terminal is unchanged even when the load drive capability is varied.例文帳に追加

負荷駆動能力を可変しても入出力端子間の遅延時間Ｔｐｄが変化しないドライバ回路を提供する。 - 特許庁

To provide a carry output circuit suppressing delay time without complicating the circuit even when the number of input digits increases.例文帳に追加

入力桁数が増加しても、回路を複雑化させずに遅延時間を抑制できる桁上げ出力回路を提供する。 - 特許庁

When an input power is low, switches 26, 27 are thrown to the position of a third delay route 28 to turn off the amplifier element 24.例文帳に追加

入力パワーが低いときは、スイッチ２６，２７によって増幅素子２４をＯＦＦして第３遅延ルート２８側に切り替える。 - 特許庁

Then the decoding apparatus 2 decodes the encoded data D1 with reference to the input maximum delay time to generate motion video data D2.例文帳に追加

そして、入力した最大遅延時間を参照しつつ、符号化データＤ１を復号して動画像データＤ２を生成する。 - 特許庁

To provide a DLL circuit which is capable of obtaining a delay control signal accurately for one period of an input clock.例文帳に追加

入力クロックの正確な１周期分の遅延制御信号を得ることができるようにしたＤＬＬ回路を提供すること。 - 特許庁

A test pulse is superposed on the input signal, and a comparison pulse having the unit delay amount to the test pulse is generated.例文帳に追加

そして入力信号にテストパルスを重畳させ、また該テストパルスに対して単位遅延量を持つ比較用パルスを発生させる。 - 特許庁

An actual rotational speed Ne of the main engine 11 is detected to be input to a time-delay logic 13 and a period calculation part 15.例文帳に追加

主機関１１の実回転速度Ｎｅを検出し、時間遅れロジック１３および周期算出部１５に入力する。 - 特許庁

The start code detector 21 supplies an input data signal to a delay circuit 22 every time one byte data are supplied.例文帳に追加

スタートコード検出部２１は、データが１バイト供給される毎に遅延回路２２に対して入力データ信号を供給する。 - 特許庁

The reverse data strobe signal RIDQS0 and the delay data strobe signal IDQS1 are input into a NAND gate ND0.例文帳に追加

ナンドゲートＮＤ０には反転データストローブ信号ＲＩＤＱＳ０および遅延データストローブ信号ＩＤＱＳ１が入力される。 - 特許庁

To provide a simplified circuit for preventing generation of a hazard and a delay of output for an input signal asynchronous to a clock signal.例文帳に追加

クロック信号に非同期な入力信号に対して、ハザードの発生と出力遅延を防止する簡単な回路の提供。 - 特許庁

A signal obtained by synthesizing an optical pulse with wavelength tunable laser beam having wavelength different from that of the optical pulse, is input to a delay means (S1).例文帳に追加

光パルスにこれと波長が異なる波長可変レーザ光を合成した信号を遅延手段に入力する（Ｓ１）。 - 特許庁

A phase detector (720) compares phase between a first timing signal input (704) and the delay line output (706).例文帳に追加

位相検知器（７２０）は第一タイミング信号入力端（７０４）と遅延線出力端（７０６）との間で位相を比較する。 - 特許庁

To provide an arithmetic circuit wherein the delay from input of a calculated data to output of a calculation result can be reduced as much as possible.例文帳に追加

被演算データの入力から、演算結果の出力までの遅延を極力小さくした演算回路を提供する。 - 特許庁

To prevent a circuit scale from being expanded even if the number of input terminals is increased in a delay detection device provided with a shift register successively delaying input digital data by a clock input and a data operating part operating an output of the shift register and the input digital data.例文帳に追加

入力ディジタルデータをクロック入力により順次遅延させるシフトレジスタと、シフトレジスタの出力及び入力ディジタルデータを演算するデータ演算部とを備える遅延検波装置において、入力端子の数が増えても回路規模を大幅に拡大させない。 - 特許庁

The VCCA system circuit part 1 is provided with an input-output terminal PadA, an inverter INV1, an inverter INV4, a latch circuit LATCH1, an output buffer circuit SBUFF2, a delay circuit DIN3, a delay circuit DIN4, a two-input NAND circuit NAND2, and a two-input NOR circuit NOR2.例文帳に追加

ＶＣＣＡ系回路部１には入出力端子ＰａｄＡ、インバータＩＮＶ１、インバータＩＮＶ４、ラッチ回路ＬＡＴＣＨ１、出力バッファ回路ＳＢＵＦＦ２、遅延回路ＤＩＮ３、遅延回路ＤＩＮ４、２入力ＮＡＮＤ回路ＮＡＮＤ２、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。 - 特許庁

The VCCB system circuit part 2 is provided with an input-output terminal PadB, an inverter INV2, an inverter INV3, a latch circuit LATCH2, an output buffer circuit SBUFF1, a delay circuit DIN1, a delay circuit DIN2, a two-input NAND circuit NAND1, and a two-input NOR circuit NOR1.例文帳に追加

ＶＣＣＢ系回路部２には入出力端子ＰａｄＢ、インバータＩＮＶ２、インバータＩＮＶ３、ラッチ回路ＬＡＴＣＨ２、出力バッファ回路ＳＢＵＦＦ１、遅延回路ＤＩＮ１、遅延回路ＤＩＮ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。 - 特許庁

The signal delay detecting circuit is provided with one or more delay detecting units comprising: at least one signal propagation delay circuit 1; and an exclusive-OR circuit C for receiving a signal B outputted from the signal propagation delay circuit 1 and a signal A, branched from an input of the signal propagation delay circuit 1 and passing through a signal propagation path, and outputting a signal.例文帳に追加

信号遅延検出用回路は、少なくとも１つの信号伝播遅延回路１と、信号伝播遅延回路から出力された信号Ｂと、信号伝播遅延回路１の入力部から分岐した信号伝達経路を通過した信号Ｃとを受けて信号を出力する排他的論理和回路Ｃとを有する遅延検出用ユニットを１つまたは複数備えている。 - 特許庁

A multi-input/multi-output communication system has: a delay wave generation means for generating independent delay waves separable from main waves by the use of the main waves radiated from a transmission antenna; and a delay wave guiding means for separating transmitted delay waves to guide the separated delay waves to a reception antenna from an azimuth differing from the main waves.例文帳に追加

本発明は、多入力多出力通信システムであって、送信アンテナから放射された主電波を用いて、前記主電波と分離可能な独立した遅延波を生成する遅延波生成手段と、伝送してきた遅延波を分離して、分離した遅延波を前記主電波とは異なる方位から受信アンテナに導波する遅延波導波手段とを有することを特徴とする。 - 特許庁

A radio communication apparatus comprises: a distribution means for distributing input signals to a first branch input signal and a second branch input signal; a delay circuit, using a transistor, for delaying a phase of said first branch input signal; and a multiplication means for multiplying said second branch input signal by the phase-delayed first branch input signal.例文帳に追加

入力信号を第１の分岐入力信号及び第２の分岐入力信号に分配する分配手段と、前記第１の分岐入力信号の位相を遅延させる、トランジスタを用いた遅延回路と、前記第２の分岐入力信号に、位相を遅延した前記第１の分岐入力信号を乗算する乗算手段と、を備える。 - 特許庁

In a PLL operation mode, a signal that is obtained by inverting a signal from the central part of the variable delay circuit 110 by an inverter 2202 is fed to the input of the variable delay circuit 110, thus a ring oscillator, is constituted.例文帳に追加

ＰＬＬ動作モードでは、可変遅延回路１１０の中央部からの信号をインバータ２２０２で反転した信号が可変遅延回路１１０の入力に与えられ、リングオシレータが構成される。 - 特許庁

A delay capacitor Cf is connected to an input side of a non-load detecting diode Dc to delay lowering of voltage applied to the diode Dc, thereby normally operating the emitterless detecting circuit Y.例文帳に追加

無負荷検出用ダイオ−ドＤｃの入力側に遅延コンデンサＣｆを接続し、該ダイオ−ドＤｃに印加される電圧の低下を遅延させ、エミッタレス検出回路Ｙを正常に動作させる。 - 特許庁

When transmitting, the output level of the received voice signal is reduced for a period of time, which is equivalent to the time adding consecutive time of the input voice signal to delay setting time selected, according to the transmission delay situation.例文帳に追加

送話の際は、伝送遅延状況に応じて選択した遅延設定時間に、入力音声信号の継続時間を加えた時間だけ、受信音声信号の出力レベルを低下させる。 - 特許庁

Due to the application of the delay process implemented by the delay circuit 4, input data have been already determined at the time of giving reading-out instruction, thus allowing data to be correctly transferred.例文帳に追加

遅延回路４によって遅延処理が施されるため、読出し指示が与えられる時点では、入力されたデータがすでに確定しており、これによってデータを正しく転送することが可能となる。 - 特許庁

The optical pulses are modulated based upon the input signals, delayed by optical delay lines 3008 having different delay times, wave-multiplexed by an optical wave multiplexer 3005 and output.例文帳に追加

この入力に基づき前記光パルスは変調され、それぞれ異なる遅延時間を有する光遅延線３００８によって遅延され、光合波器３００５によって合波され、出力される。 - 特許庁

To minimize the entire circuit scale of the trellis decoder by minimizing the number of bits of an input signal to a delay circuit, so as to reduce the number of components of the delay circuit as much as possible.例文帳に追加

トレリスデコーダにおいて、遅延回路への入力ビット数をできるだけ減らすことにより遅延回路の素子数をできるだけ少なくし、それによって全体の回路規模ができるだけ小さくすること。 - 特許庁

A delay distributing unit 21 inputs to A/D converters 25 signals x1, x2, ..., xN generated by adding delay times which are each a predetermined time ΔT different to an input analog signal x(t).例文帳に追加

遅延分配部２１は、入力するアナログ信号ｘ（ｔ）に対して所定時間ΔＴずつ異なる遅延時間が与えられた信号ｘ１、ｘ２、…、ｘＮをそれぞれＡ／Ｄ変換器２５に入力する。 - 特許庁

The input stop of reset signals from a power board 36 to a main control board 44 and a reporting exclusive control board 30 is executed through a delay circuit A105 and a delay circuit B62.例文帳に追加

電源基板３６からメイン制御基板４４及び報知専用制御基板３０へのリセット信号の入力停止は、遅延回路Ａ１０５及び遅延回路Ｂ６２を介して実行される。 - 特許庁

A feedback delay analyzing means 4 finds signal delay time on a feedback route from the output of a frequency variable oscillation circuit to the input of a phase frequency comparator circuit.例文帳に追加

フィードバック遅延解析手段４は、前記周波数可変型発振回路の出力から前記位相周波数比較回路の入力までのフィードバック経路における信号遅延時間を求める。 - 特許庁

According to the present invention, a signal delayed for a 1/2N (N is a positive integer) term in advance is input from the outside, so that delay of a delay circuit is not varied by variation of semiconductor manufacturing processes.例文帳に追加

本発明では外部よりあらかじめ1/2N（Nは正の整数）周期遅延させた信号を入力することで、半導体製造プロセスのバラツキによる遅延回路の遅延変動は発生しない。 - 特許庁

The test device 1 measures a delay time from the output of the received data packets to the input, calculates the statistic feature quantity of measured delay time for each priority as an evaluation value and outputs the result.例文帳に追加

試験装置1で、入力した各データパケットの出力から入力までの遅延時間を測定し、各優先度毎に、測定した遅延時間の統計的直腸を評価値として算出し、出力する。 - 特許庁

To solve the problem that it becomes difficult to perform phase control over a delay interferometer if input signal light is abnormal in a configuration that DQPSK modulated signal light is decoded by the delay interferometer and a data reproducing circuit.例文帳に追加

遅延干渉計およびデータ再生回路によりＤＱＰＳＫ変調信号光を復号する構成において、遅延干渉計の位相制御が入力信号光の異常時に困難となる。 - 特許庁

Thereby, delay variations in the input and output I/F peripheral circuit are minimized, so that the system can more accurately improve the delay amount of reported optical cables.例文帳に追加

このようにして、本発明は、入力Ｉ／Ｆ周辺回路にて変動する遅延ばらつきを最小にすることで、報告される光ケーブル分の遅延量の値をより正確に改善できるシステムを提供できる。 - 特許庁

In the microphone input signal processing section, a delay sum of signals from a microphone array is computed, further, internal delay compensation processing is performed upon the inputted signal, and it is then outputted to the adjacent acoustic unit.例文帳に追加

マイク入力信号処理部では、入力された信号にマイクアレイからの信号の遅延和を計算し、さらに内部遅延補償処理を行った上で、当該隣接する音響ユニットに出力する。 - 特許庁

A phase comparator 2 of a PLL(phase-locked loop) circuit inputs an Hin (horizontal synchronous input) signal via a delay circuit 1 and the RET (feedback) signal of a frequency divider circuit 6 via a delay circuit 7 respectively to carry out phase comparison of both signals.例文帳に追加

ＰＬＬ回路において、位相比較器２は、遅延回路１を介してＨｉｎ信号を、他方、遅延回路７を介して分周回路６のＲＥＴ信号を入力して位相比較している。 - 特許庁

As a result, a high frequency noise component superimposed on the analog input signal Vin is cancelled by passing the delay pulse Pin through the delay units 2 within one period of a clock CK.例文帳に追加

この結果、アナログ入力信号Ｖｉｎに重畳された高周波ノイズ成分は、クロックＣＫの一周期内に遅延パルスＰｉｎが複数の遅延ユニット２を通過することにより相殺される。 - 特許庁

The delay lock circuit is composed of a clock unit delay line 1, an output clock unit driver 2, a delay mirror controller 3, a timing control unit 4, an encoder 5, an input clock unit buffer 64, and first, second and third multiplexers 61, 62, 63.例文帳に追加

ディレイロック回路は、クロック単位ディレイ線１と、出力クロック単位ドライバー２と、ディレイミラー制御器３と、タイミング制御ユニット４と、エンコーダ５と、入力クロック単位バッファー６４と、第１、第２及び第３多重化装置６１、６２、６３とから構成される。 - 特許庁

The control of delay time of the digital delay circuit is realized by controlling an ON-resistance of the parallel connection body 12 in response to a drive capability of the input buffer, a capacity of the delay node 19 and a plurality of the control signals PL1-PL7.例文帳に追加

このデジタル遅延回路の遅延時間の制御は、入力バッファのドライブ能力と遅延ノード１９が持つ容量および複数の制御信号ＰＬ１〜ＰＬ７に応答して並列接続体１２のオン抵抗が制御されることにより実現されている。 - 特許庁

In a speaker system 1, delay time which is a parameter in multi-tap delay is set as time shorter than temporal resolution of auditory, correction processing is performed to an input audio signal by the multi-tap delay to be output as sound.例文帳に追加

本発明の実施形態におけるスピーカ装置１は、マルチタップディレイにおけるパラメータである遅延時間を聴覚の時間分解能より短い時間として設定され、入力されるオーディオ信号にこのマルチタップディレイにより補正処理を行って、音として出力する。 - 特許庁

This circuit is provided with delay elements (401 to 407) and (408 to 414) in two columns and selecting circuits 415 to 420 for selecting the number of the delay elements in the two columns through which input clock signals are made to pass and selecting circuits (421 to 426) and (427 to 432) for delay adjustment.例文帳に追加

２列の遅延素子（４０１〜４０７）、（４０８〜４１４）、及び前記２列の遅延素子において、入力のクロック信号が通過する個数を選択する選択回路４１５〜４２０と、遅延調整用の２列の選択回路（４２１〜４２６）、（４２７〜４３２）とを備える。 - 特許庁

In a light receiving control circuit 23, a delay data storage section 29 for storing delay data related to input delay time of light receiving signals S2 and S3 that correspond to a distance between each of light receiving elements 22e-22l and the light receiving control circuit 23 is provided.例文帳に追加

受光制御回路２３には、各受光素子２２ｅ〜２２ｌと受光制御回路２３との間に配される距離に対応した受光信号Ｓ２，Ｓ３の入力遅れ時間に関する遅延データを記憶する遅延データ記憶部２９が設けられている。 - 特許庁