「input delay」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

To provide a cascade-connected mixer capable of an output with the same delay even when receiving an input from any input terminal in the cascade-connected mixer.例文帳に追加

カスケード接続されたミキサ装置において，どの入力端子から入力しても同一のディレイ量で出力することが可能なカスケード接続されたミキサ装置を提供する。 - 特許庁

To satisfy the real time input/output of data by suppressing the occurrence of response delay to an input/output request.例文帳に追加

入出力要求に対する応答遅延の発生を抑えて、データの入出力リアルタイム性が満たされるリアサイン処理を実行可能なディスクアレイ装置を提供することである。 - 特許庁

To provide a noise reduction circuit immediately after transition of a logic level of an input signal, which does not influence a delay value between an input and an output.例文帳に追加

入出力間の遅延値にノイズ除去回路が影響を与えない、入力信号の論理レベルの遷移直後のノイズ除去回路を提供することである。 - 特許庁

Both the flip flop circuit and the transfer signal generation circuit are circuits which output a signal input to a first input terminal with a half clock cycle delay.例文帳に追加

フリップフロップ回路と転送信号生成回路は共に、第１の入力端子に入力された信号を半クロック周期分遅らせて出力する回路である。 - 特許庁

An output signal from a delay circuit 21 delaying the input signal and a signal applied to a test signal input terminal test2 are given to the OR circuit 23.例文帳に追加

オア回路２３には、入力信号を遅延した遅延回路２１の出力信号とテスト信号入力端子ｔｅｓｔ2 に印加された信号とが入力される。 - 特許庁

To provide a bidirectional barrel shifter capable of shortening a wire delay time by shortening the input signal wiring length of a three-input selector with a flip flop and executing shift operation at high speed.例文帳に追加

フリップフロップ付３入力セレクタの入力信号配線長を短縮して配線遅延時間を小さくし、高速にシフト動作する双方向バレルシフタを提供する。 - 特許庁

An input clock signal CLKi is output as an output clock signal CLKo via a voltage control delay circuit 14, and a delay amount in the voltage control delay circuit 14 is controlled on the basis of the result of comparing phases of the input clock signal CLKi and of the output clock signal CLKo.例文帳に追加

入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。 - 特許庁

The loop delay control circuit 6 acquires the oscillation limit value by lowering amount of delay when amplitude of the input signal X is particularly large and meanwhile reduces the average number of times of switching operations without deterioration of the oscillation limit value by enlarging amount of delay when the amplitude of the input signal X is not so large.例文帳に追加

ループ遅延制御回路６は、入力信号Ｘの振幅が特に大きいときには遅延量を小さくして発振限界値を確保する一方、入力信号Ｘの振幅がそれほど大きくないときには遅延量を大きくして、発振限界値を劣化させることなく、平均スイッチング回数を減少させる。 - 特許庁

In a delay time adjustment circuit 10, at least one or more among a plurality of delay elements 11-1, 11-2 to 11-m for delaying an input signal are trimmed and thereby, the propagation delay time of the output signal driving the flat panel display outputted according to the input signal is adjusted.例文帳に追加

遅延時間調整回路１０において、入力信号を遅延させる複数の遅延素子１１−１、１１−２、…、１１−ｍのうち少なくとも１以上をトリミングすることにより、その入力信号に応じて出力されるフラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整する。 - 特許庁

An adaptive equalizer includes: an equalization circuit, having a plurality of dependently connected delay taps, for equalizing an input signal by adding the arithmetic results of the plurality of delay taps for the input signal; and a number-of-operation changing part for changing the number of operations of the plurality of delay taps according to the equalization error of the equalization circuit.例文帳に追加

適応等化器は、縦属接続された複数の遅延タップを備え、入力信号に対する複数の遅延タップの演算結果を加算することによって入力信号を等化する等化回路と、等化回路の等化誤差に応じて、複数の遅延タップの動作数を変更する動作数変更部と、を備える。 - 特許庁

A frequency dividing circuit gives the logically-operated signal of the output signals of a K.T delay circuit 80a which delays K-cycle input signals IN and feedback signals through the feedback section 80d of an M.T delay circuit 80c which delays M-cycle input signals to the M.T delay circuit 80c.例文帳に追加

入力信号（ＩＮ）のＫサイクル与えられた信号を遅延するＫ・Ｔ遅延回路（８０ａ）の出力信号と入力信号のＭサイクル与えられた信号を遅延するＭ・Ｔ遅延回路（８０ｃ）のフィードバック部（８０ｄ）を介してのフィードバック信号との論理演算処理を行なった信号をＭ・Ｔ遅延回路へ与える。 - 特許庁

Thus, even when the communication speed of the serial data input in an input terminal Data_In dynamically changes, in order to dynamically change a delay amount (delay period) of a shift operation of the shift register according to the communication speed each time, noise generated in the delay period is removed by a matched gate And 15.例文帳に追加

これにより、入力端子Ｄata_Inに入力されたシリアルデータの通信速度が動的に変化しても、その時々の通信速度に合わせて、シフトレジスタによるシフト動作の遅延量（遅延期間）を動的に変化させるため、この遅延期間内に発生するノイズを一致ゲートＡnd１５により除去することができる。 - 特許庁

The signal level detector comprises a pulse delay circuit 10 consisting of delay units (gate circuits) 2 that sequentially delay delayed pulse Pin and transmit them and an encoder 20 that detects an arrival position of the delay pulses Pin in the pulse delay circuit 10 and generates digital data DT denoting the detected position, and an analog input signal Vin is applied to each delay unit 2 as a drive voltage.例文帳に追加

信号レベル検出装置は、遅延パルスＰｉｎを順次遅延して伝送する複数の遅延ユニット（ゲート回路）２からなるパルス遅延回路１０と、クロックＣＫに同期してパルス遅延回路１０内での遅延パルスＰｉｎの到達位置を検出し、その位置を表すデジタルデータＤＴを発生するエンコーダ２０とから構成され、アナログ入力信号Ｖｉｎは各遅延ユニット２に駆動電圧として印加される。 - 特許庁

The semiconductor integrated circuit device is provided with a first delay time decision circuit deciding a signal delay time by a test clock through a dummy input/output circuit set equally to a signal delay time of a first output circuit and the first and second input circuits, and the decision area is temporally changed on the basis of a decision result of the first delay time decision circuit.例文帳に追加

上記第１出力回路及び上記第１、第２入力回路の信号遅延時間に同等に設定されたダミー入力・出力回路を通したテストクロックにより信号遅延時間を判定する第１遅延時間判定回路とを設け、上記判定領域を上記第１遅延時間判定回路の判定結果に基づいて時間的に変化させる。 - 特許庁

A linear equation showing a relation between input and output is used to calculate the value of an output y_n in the delay-free loop, and the calculation result is used to calculate an update value of a delay signal delayed by delay means 12, 14, 17, and 19.例文帳に追加

ディレーフリーループにおける出力ｙ_ｎの値を、入力−出力の関係を示す線形方程式を用いて演算し、この演算結果を用いて、ディレー手段１２，１４，１７，１９により遅延される遅延信号の更新値を演算する。 - 特許庁

A delay part 18 inputs the reference signal from a reference signal generating part 17, delays an ACT command being the input signal with delay quantity of natural number times of the reference delay quantity, and outputs a sense amplifier activation (SAE) signal being an output signal.例文帳に追加

遅延部１８は、基準信号生成部１７から基準信号を入力し、基準遅延量の自然数倍の遅延量で入力信号であるＡＣＴコマンドを遅延させ、出力信号であるセンスアンプ活性化（ＳＡＥ）信号を出力する。 - 特許庁

The trigger monitor site 12 obtain a relative deviation time as to the input time of the trigger signal TG_n as a delay sample number and informs each of the sound output sites 20_n about delay sample number information denoting the delay sample number.例文帳に追加

トリガ監視サイト１２は、これらのトリガ信号ＴＧ_ｎの入力時間についての相対的なずれ時間を遅れサンプル数として求め、この遅れサンプル数を示す遅れサンプル数情報を、各音声出力サイト２０_ｎに対して通知する。 - 特許庁

The positioning error simulation system is equipped with an input means of the numerical value simulation data expressing the atmospheric state, a look delay amount computing means for calculating the look delay amount based on the numerical value simulation data, and a positioning error computing means for obtaining positioning error based on the look delay amount calculated with the computing means.例文帳に追加

大気の状態をほぼ正確に表している数値シミュレーションデータに基づいてＧＰＳ衛星方向の正確な視線遅延量を算出し、その視線遅延量により測位誤差シミュレーションをすることを目的とする。 - 特許庁

A delay analyzer 100 calculates delay time and/or a waveform rounding value of a clock signal input into a clock mesh connection element, on the basis of the delay time and/or the waveform rounding value of the clock signal at multiple positions on a clock mesh.例文帳に追加

遅延解析装置１００は、クロックメッシュ上の複数の位置におけるクロック信号の遅延時間および／または波形鈍り値に基づいて、クロックメッシュ接続素子に入力されるクロック信号の遅延時間および／または波形鈍り値を算出する。 - 特許庁

While referring to the said delay error correction information 1015 from the input signal waveform rounding and output load capacity found at the time of delay value calculation for back annotation using layout information 1014, a delay value for back annotation is corrected.例文帳に追加

レイアウト情報１０１４を用いたバックアノテーション用遅延値算出時に求まる入力信号波形なまり及び出力負荷容量から前記遅延誤差補正情報１０１５を参照することにより、バックアノテーション用遅延値を補正する。 - 特許庁

To provide a semiconductor integrated circuit device for performing a propagation delay test on an input cell, an output cell, or an input/output cell at a capacity comparable with that of a printed circuit board (PCB) when performing the delay test before mounting it to the PCB.例文帳に追加

プリント回路基板（ＰＣＢ）に搭載する前の伝搬遅延試験時に、ＰＣＢと同程度の容量下で、入力セル、出力セル又は入出力セルの伝搬遅延試験を行うことができる半導体集積回路装置を提供する。 - 特許庁

A delay amount adjustment section 100f adjusts the delay amount of an input signal to be input to the first modulation section 100b and the second modulation section 100c so that the power of the dip detected by the dip detection section 100e becomes small.例文帳に追加

遅延量調整部１００ｆは、ディップ検出部１００ｅによって検出されるディップのパワーが小さくなるように第１変調部１００ｂ及び第２変調部１００ｃへ入力される入力信号の遅延量を調整する。 - 特許庁

The circuit for warning light display further comprises a first delay circuit 76 having an input terminal E1, an input terminal E2, a transistor Tr1, and a CR time constant circuit; a second delay circuit 77 having a similar configuration; a level sensor 78; and an warning display light 80.例文帳に追加

さらに、入力端子Ｅ１、入力端子Ｅ２を有しトランジスタＴｒ１とＣＲ時定数回路を備えた第１遅延回路７６および同様の構成になる第２遅延回路７７、レベルセンサ７８、および警告表示灯８０を有する。 - 特許庁

An active termination circuit for outputting an input signal as it is for an optional period by the input signal from the shared bus and a control signal generated by a delay circuit is used, and the delay circuit is controlled from the outside of a chip.例文帳に追加

共有バスからの入力信号と遅延回路により生成される制御信号により、任意の期間、入力信号をそのまま出力するアクティブ終端回路を用い、遅延回路をチップ外部から制御することにより解決する。 - 特許庁

In one method, a delay circuit delays the input clock signal by a delay time corresponding to the number of required clocks to generate a delayed clock signal, and the input clock signal and the delayed clock signal are outputted to increase the number of clocks.例文帳に追加

１つの方法では、遅延回路により、必要なクロック数に対応する遅延時間分入力クロック信号を遅延させて遅延クロック信号を生成し、入力クロック信号及び遅延クロック信号を出力することにより、クロック数を増加させる。 - 特許庁

A delay amount estimating unit (TDE) 123 computes a delay amount D by using the reception input signal output from a reception signal storage unit (RBUFF) 121 and the transmission input signal output from a transmission signal storage unit (SBUFF) 122.例文帳に追加

遅延量推定部（ＴＤＥ）１２３は、受話信号記憶部（ＲＢＵＦＦ）１２１から出力された受話入力信号と送話信号記憶部（ＳＢＵＦＦ）１２２から出力された送話入力信号を用いて、遅延量Dを算出する。 - 特許庁

An input signal is retimed by a positive clock of a voltage controlled oscillator 6-5 at a first retiming means 1-11, and a delay phase from the input signal of the positive clock is detected at a delay phase detecting means 1-12 of the positive clock.例文帳に追加

第１リタイミング手段１−１１で入力信号を電圧制御発振器６−５の正相クロックでリタイミングし、正相クロック遅れ位相検出手段１−１２で正相クロックの入力信号からの遅れ位相を検出する。 - 特許庁

Thus, the input time of data to the FF circuits is delayed by embedding the delay cell 31 in the input stage and the output time of data to the FF circuit 30 for correction is delayed by embedding the delay cell 32 in the output stage.例文帳に追加

このように、入力段に遅延セル３１を内蔵させることにより、ＦＦ回路へのデータの入力時間を遅らせ、出力段に遅延セル３２を内蔵させることにより、修正用ＦＦ回路３０へのデータの出力時間を遅らせる。 - 特許庁

A part of the input signal light is branched by the divider 12a, it is delayed by the delay time Δt by using a delay medium 14, it is received by a first photodetector 15a, and an input signal light intensity Pin is detected.例文帳に追加

入力した信号光の一部は、第１光分岐器１２ａにより分岐され、遅延媒体１４により遅延時間Δｔだけ遅延され、第１光検出器１５ａにより受光されて、入力信号光強度Ｐ_inが検出される。 - 特許庁

The motion adaptive noise reduction is applied to the input video signal having 20 Hz flicker superimposed thereon by using a '3-field' delay signal and is applied to the input video signal with no flicker superimposed thereon by using a '1-frame = 2-field' delay signal.例文帳に追加

２０Ｈｚのフリッカが重畳された入力映像信号の場合、「３フィールド」遅延信号を使用し、フリッカが重畳されていない入力映像信号の場合、「１フレーム＝２フィールド」遅延信号を使用して、動き適応ノイズリダクション処理を行う。 - 特許庁

According to the embodiment of this invention, recorded data is input to first and second pulse delay circuits, first and second control signals for setting delay amounts are input to the first and second pulse delay circuits, a latch circuit is set/reset based on first and second delay pluses obtained from the first and second delay circuits, and the output of the latch circuit is output as a laser diode driving time setting pulse.例文帳に追加

この発明の実施の形態は、記録データを第１と第２のパルス遅延回路に入力し、前記第１と第２のパルス遅延回路に対してそれぞれ遅延量を設定する第１と第２の制御信号を入力し、前記第１と第２の遅延回路から得られる第１と第２の遅延パルスによりラッチ回路のセット・リセットを行い、前記ラッチ回路の出力を前記レーザーダイオード駆動時間設定パルスとして出力する。 - 特許庁

Since the input signal can be added to the plural delay signals generated based on the input signal without changing the state of the input signal being an analog signal, miniaturization and cost reduction of an IC chip is attained, while no sacrifice at all in sound quality, etc., is made.例文帳に追加

入力信号に基づいて生成した複数の遅延信号に対し、入力信号をアナログ信号のまま加算できるので、音質などを全く犠牲にすることなく、ＩＣチップの小型化、コストダウンを図れる。 - 特許庁

In addition, the delay loop optical waveguide 12 and an optical waveguide 11 for input are connected via an input side optical switch 13, and the light to be measured input into the wavelength variable bandpass filter 14 is temporally limited.例文帳に追加

さらに、遅延ループ光導波路１２と入力用光導波路１１とを入力側光スイッチ１３で接続し、波長可変バンドパスフィルタ１４に入力される被測定光を時間的に制限する。 - 特許庁

In the propagation delay calculation device for semiconductor integrated circuit, an input and output waveform calculation unit 11 calculates the input and output time of input and output waveforms to a logic circuit constituting the semiconductor integrated circuit.例文帳に追加

半導体集積回路の伝播遅延計算装置の入出力波形算出部１１は、半導体集積回路を構成する論理回路に対する入出力波形の入出力時間を算出する。 - 特許庁

The delay time adjusting part receives the reference clock signal, precisely adjusts the delay time in response to the error control signal generated from the phase detector, generates the input clock signal and the shift signal indicating the delay time for increasing, decreasing the reference clock signal and adjusts the number of the first delay devices.例文帳に追加

遅延時間調節部は、基準クロック信号を受信し、位相検出器から発生する誤差制御信号に応答して遅延時間を精密に調節し、基準クロック信号が増減される遅延時間を示す入力クロック信号及びシフト信号を発して第１遅延素子の個数を調節する。 - 特許庁

Concretely, the delay circuit 12 comprises series connection of number of NOT gates identical to NOT gates configuring a ring delay line 1 by the number of stages being a half the number of series stages for configuring the ring delay line 1 and the NOT gates of the delay circuit 12 are operated by using the input voltage Vin being an A/D conversion object as their power supply.例文帳に追加

具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲートと同じＮＯＴゲートを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲートを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させる。 - 特許庁

The delay circuit B62 sets delay time prescribed time shorter than delay time set by the delay circuit A105, and when the input of the reset signals to the reporting exclusive control board 30 is stopped, a CPU 70 counts down an displays the timing of pressing a RAM clear switch 60 on a 7-segment LED 75.例文帳に追加

遅延回路Ｂ６２は、遅延回路Ａ１０５が設定する遅延時間よりも所定時間短い遅延時間を設定し、報知専用制御基板３０にリセット信号の入力が停止されると、ＣＰＵ７０は、７セグメントＬＥＤ７５にＲＡＭクリアスイッチ６０を押下操作するタイミングをカウントダウン表示する。 - 特許庁

The variable delay circuit 101 is provided with delay circuits 102-1-102-n that delay an input signal Fin and a selection circuit 103 that selects one of outputs of the delay circuits 102-1-102-n and outputs the selected output as an output signal Fout.例文帳に追加

可変遅延回路１０１は、入力信号Ｆ_inを遅延させる複数の遅延回路１０２−１〜１０２−ｎと、選択信号ＳＥＬに応じて複数の遅延回路１０２−１〜１０２−ｎの出力のうち１つを選択し、選択された出力を出力信号Ｆ_outとして出力する選択回路１０３とを備えている。 - 特許庁

The delay circuit is composed of an A/D converter, that converts an input signal which is an analog one to a digital signal, a delay controller that controls the delay time of the digital outputted by the A/D converter, and a D/A converter that coverts the digital signal outputted from the delay controller into on analog signal.例文帳に追加

アナログ信号である入力信号をディジタル信号に変換するＡ／Ｄ変換器と、当該Ａ／Ｄ変換器の出力するディジタル信号の遅延時間を制御する遅延制御器と、当該遅延制御器の出力のディジタル信号をアナログ信号に変換するＤ／Ａ変換器とによって遅延回路を構成する。 - 特許庁

The delay circuit B62 sets delay time prescribed time shorter than delay time set by the delay circuit A105, and when the input of the reset signals to the display control board 39 is stopped, a CPU 70 counts down an displays the timing of pressing a RAM clear switch 60 on an existing special pattern display device (LCD) 6.例文帳に追加

遅延回路Ｂ６２は、遅延回路Ａ１０５が設定する遅延時間よりも所定時間短い遅延時間を設定し、表示制御基板３９にリセット信号の入力が停止されると、ＣＰＵ７０は、既存の特別図柄表示装置（ＬＣＤ）６にＲＡＭクリアスイッチ６０を押下操作するタイミングをカウントダウン表示する。 - 特許庁

When the selection signal SE is "0", on the other hand, the delay output data DL is input and taken in at a leading edge of the clock CK.例文帳に追加

また、選択信号ＳＥが“０”の場合、遅延出力データ値ＤＬを入力し、クロックＣＫの立ち上がりエッジで取り込む。 - 特許庁

The interference pulse light S9 of the same logic as the logic of the input pulse light SIN is formed from the interference pulse light S6b by the delay interference device 9.例文帳に追加

遅延干渉器９で干渉パルス光Ｓ_6bから入力パルス光Ｓ_INと同論理の干渉パルス光Ｓ_9を生成する。 - 特許庁

To suppress variation in reaction time of cursor input operation, which may be caused by delay of a communication network, and to reduce stress to be applied to a user.例文帳に追加

通信網の遅延に起因するカーソル入力操作の反応時間の変動を抑制しユーザへのストレスを軽減する。 - 特許庁

The monitor signal is selected by a selector 70 for a monitor and input to a delay circuit 72 through a mixer 71 for the monitor.例文帳に追加

モニタ信号は、モニタ用セレクタ７０により選択されてモニタ用ミキサ７１を介してディレイ回路７２に入力される。 - 特許庁

To set the amount of delay from input to output of a signal in a wide range while suppressing the circuit scale.例文帳に追加

回路規模を抑えつつ、信号が入力されてから出力するまでの遅延量を広範囲に設定することを目的とする。 - 特許庁