「input delay」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

Further, an input timing to input the display signal C2 output from the VGA controller 4 in accordance with the power supply sequence stored in the VGA-BIOS to the FET 7 is delayed by a delay circuit 6 based on the delay time of the display signal C2 set in the delay setting file 3b.例文帳に追加

また、ＶＧＡ−ＢＩＯＳに記憶された電源シーケンスに従ってＶＧＡコントローラ４から出力される表示信号Ｃ２がＦＥＴ７に入力されるタイミングを、遅延設定ファイル３ｂに設定された表示信号Ｃ２の遅延時間で遅延回路６により遅延させる。 - 特許庁

By connecting the input/output probe to a print circuit board, the delay filter can be surface mounted.例文帳に追加

入力／出力プローブをプリント回路基板に接続することによって、遅延フィルタが表面搭載可能である。 - 特許庁

An orthogonal transform arithmetic processing circuit 31 and a delay circuit 32 of this image information converter receive an input image signal.例文帳に追加

入力画像信号が直交変換演算処理回路３１および遅延回路３２に供給される。 - 特許庁

To provide an optical fiber amplifier which is capable of keeping a delay time between an input and an output constant by controlling.例文帳に追加

入出力間の遅延時間を一定値に調整することができる光ファイバアンプ等を提供する。 - 特許庁

To provide a signal input circuit that reduces a signal delay time and suppresses a consumed current from being increased.例文帳に追加

信号遅延時間を短縮し、且つ消費電流の増加を抑えた信号入力回路を提供する。 - 特許庁

A CR delay circuit comprising a resistor 12 and a capacitor 14 is provided to an input of the pulse output circuit 16.例文帳に追加

このパルス出力回路１６の入力に抵抗１２，コンデンサ１４からなるＣＲ遅延回路を設ける。 - 特許庁

The adjustable delay cell adjusts a speed at which an input signal is transmitted responsive to a first control signal.例文帳に追加

調整可能なディレイセルは、第１制御信号によって第１入力信号を伝達する速度を調節する。 - 特許庁

Field memories 1, 2 delay the interlace scanning input signal 10 to obtain a video signal by three fields.例文帳に追加

フィールドメモリ１、２によりインタレース走査入力信号１０を遅延させ、３フィールド分の映像信号を得る。 - 特許庁

This requires a delay circuit to be prepared at the input side of a hold signal generating circuit for generating the hold signal.例文帳に追加

そのために、ホールド信号を生成するためのホールド信号生成回路の入力側に遅延回路を設ける。 - 特許庁

In this configuration, when an input signal changes from L to H, the PVT sensitivity of the delay circuit is automatically alleviated.例文帳に追加

この構成において、入力信号がLからHに変わる場合、遅延回路のPVT感度が自動的に緩和される。 - 特許庁

A second higher bit latch section 104 latches the output signal of the counter section 102 when the delay stop signal is input.例文帳に追加

第2の上位ビットラッチ部104は、遅延停止信号が入力されたときにカウンタ部102の出力信号をラッチする。 - 特許庁

The base station 11 has an input clock monitor section monitoring variation in delay time of transmission lines (a) to (c).例文帳に追加

基地局１１は、伝送路ａ〜伝送路ｃの遅延時間の変動を監視する入力クロック監視部を有する。 - 特許庁

Concerning this noise removing circuit, a source signal is delayed by a delay circuit 1 and impressed to one input of a selector circuit 8 later.例文帳に追加

原信号は遅延回路１で遅延された後に選択回路８の一方の入力へ印加される。 - 特許庁

To provide a jitter generator capable of impressing stable jitter on an input signal using a programmable delay device.例文帳に追加

プログラマブルディレイデバイスを用いて入力信号に安定したジッタを印加できるジッタ発生器を提供する。 - 特許庁

To minimize phase delay caused by signal processing to a specific input signal, while reducing the cost.例文帳に追加

コストを削減しつつ、特定の入力信号に対する信号処理による位相遅れが最小となるようにする。 - 特許庁

Reduction of motor pulses after the stop signal input is detected through the delay circuit, and an electromagnetic brake 7 is actuated.例文帳に追加

遅延回路において停止信号入力後のモータパルスの減少を検出して電磁ブレーキ7 を作動させる。 - 特許庁

Then, the calculation device calculates the delay time of each of the cells using the calculated input waveform distortion value.例文帳に追加

そして、算出装置は、算出した入力波形なまり値を用いて各セルの遅延時間を算出する。 - 特許庁

Since packetizing is performed at the time point of data input, time to the processing start of data multiplexing can be made into low delay.例文帳に追加

データの入力時点で、パケット化を行うため、データ多重化の処理開始までの時間を低遅延化できる。 - 特許庁

The phase shift unit delays an input oscillation signal to generate a plurality of delay signals whose phases differ mutually.例文帳に追加

位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。 - 特許庁

The RC delay circuit includes a resistor and a capacitor and generates an input voltage in response to the output voltage.例文帳に追加

ＲＣ遅延回路は抵抗及びキャパシタを含み、出力電圧に応答して入力電圧を発生させる。 - 特許庁

Output ports (9o and 10o) are connected to input ports (9i and 10i) through optical delay lines (32 and 34).例文帳に追加

出力ポート（９ｏ，１０ｏ）は光遅延線（３２，３４）を介して入力ポート（９ｉ，１０ｉ）に接続する。 - 特許庁

This output buffer circuit has a plurality of delay circuits connected in series, a first output buffer for acquiring input via at least one of the delay circuits, and a second output buffer having an output terminal commonly connected to the output terminal of the first output buffer and acquiring input via the delay circuit of the larger number than the delay circuit used in the first output buffer.例文帳に追加

直列に接続された複数の遅延回路と、少なくとも１つの前記遅延回路を介して入力を得る第１の出力バッファと、前記第１の出力バッファの出力端子と共通接続される出力端子を有し、前記第１の出力バッファよりも多くの遅延回路を介して入力を得る第２の出力バッファとを有する。 - 特許庁

A frequency converter 1708 including a down-converter for undersampling an input signal and converting the undersampled input signal into a lowpass frequency and a delay module and a delay module including at least a portion of the delay module delay the output signal, a scaling module scales the delayed output signal, an adder 1720 subsequently performs addition, and the output signal is obtained as an IF signal or a baseband signal.例文帳に追加

入力信号をアンダーサンプリングして低域周波数に変換するダウンコンバータ部と遅延モジュールを含む周波数変換部１７０８と、前記遅延モジュールの少なくとも一部を含む遅延モジュールで出力信号を遅延させ、スケーリングモジュールでスケーリングした後、加算器１７２０で加算してＩＦ信号またはベースバンド信号として取り出す。 - 特許庁

As a delay time in the next period of a delay clock signal SAE is set based on the pulse signal PULSE generated based on the trailing edge of the input clock signal CKi, even if a period of the input clock signal CKi is varied, a delay time of the delay clock signal SAE can be varies quickly adjusting its variation.例文帳に追加

入力クロック信号ＣＫｉの立ち下がりエッジに基づいて生成したパルス信号PULSEに基づいて、遅延クロック信号ＳＡＥの次の周期での遅延時間を設定するため、入力クロック信号ＣＫｉの周期が変化しても、その変化に合わせて、遅延クロック信号ＳＡＥの遅延時間を迅速に変化させることができる。 - 特許庁

Then, multiplexers 12, 13 select and output a signal with delay difference for two stages of inverters from a coarse adjustment delay circuit 10 on the basis of the control signal to be output from the delay control circuit 22, and a first fine adjustment delay circuit 14 outputs a signal with delay difference for one stage of inverter on the basis of the signal with delay difference for two stages input from a multiplexer.例文帳に追加

そして、遅延制御回路２２から出力される制御信号を基に、マルチプレクサ１２、１３は、粗調整遅延回路１０からインバータ２段分の遅延差を有する信号を選択して出力し、第１の微調整遅延回路１４は、マルチプレクサから入力した２段分の遅延差の信号を基に、インバータ１段分の遅延差を有する信号を出力する。 - 特許庁

The DLL circuit includes: a delay control circuit 13 which outputs a delay signal for controlling a delay amount of a clock signal to be input; a delay circuit 12 which adds the delay amount based on the delay signal to the clock signal and outputs it as a DLL clock; and a DLL clock detection circuit 31 for detecting presence/absence of a clocking operation of the DLL clock signal.例文帳に追加

本発明のＤＬＬ回路は、入力されるクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路１３と、この遅延信号に基づいた遅延量をクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路１２と、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路３１とを備える。 - 特許庁

As the input signal is delayed by the delay circuit 2, signals with time difference are input to the data input terminal D of the latch circuit 1 and the timing input terminal T to perform a test to guarantee a setup time and a hold time.例文帳に追加

該入力信号は遅延回路により遅延されるため、時間差を持った信号がラッチ回路１のデータ入力端子Ｄとタイミング入力端子Ｔに入力されてセットアップ時間及びホールド時間の保証テストが実施される。 - 特許庁

The clock modulation device includes a delay circuitry 2 being formed with series coupled delay buffers DB0-DB30 outputting pulses being delayed for each phase delay time τ responding to input pules, and a selection circuitry 4 that sequentially selects the output pulses from the delay buffers DB0-DB30.例文帳に追加

入力パルスに対してそれぞれ位相遅延時間τだけ遅れて出力パルスを出力するディレイバッファＤＢ０〜ＤＢ３０が直列に接続された遅延回路２と、各ディレイバッファＤＢ０〜ＤＢ３０から出力される出力パルスを順次選択する選択回路４とを備えている。 - 特許庁

The delay line is provided with a plurality of selectively and serially connected first delay devices having fixed prescribed delay time, has the number of the serially connected first delay devices adjusted in response to a prescribed shift signal, receives an input clock signal and generates an output clock signal.例文帳に追加

遅延ラインは、固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を備え、所定のシフト信号に応答して直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する。 - 特許庁

When a driving capacity switching signal DRV<i> is an "H" in a delay adjustment unit DCUi (i is an integer from 0 to 3) disposed at a clock delay adjustment circuit 43A, a transfer gate Tib becomes a closed state and an input signal is delayed by as much as the amount of delay of a delay unit Dui.例文帳に追加

クロック遅延調整回路４３Ａに配される遅延調整ユニットＤＣＵｉ（ｉは０〜３の整数）において、駆動能力切替え信号ＤＲＶ＜ｉ＞が「Ｈ」のときには、トランスファゲートＴｉｂが閉状態となり、入力信号は遅延ユニットＤＵｉの遅延量だけ遅延される。 - 特許庁

If the IP macro 12 and the client designed circuit 14 pass the output delay test and the input delay test, respectively, it is determined that the delay between the scan flip-flop 21, 24 is within one cycle by a function clock F_CLK and the delay between the scan flip-flop 21, 24 is not a problem.例文帳に追加

ＩＰマクロ１２の出力遅延試験及び顧客側設計回路１４の入力遅延試験が合格であれば、スキャンフリップフロップ２１、２４間の遅延はファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ２１、２４間の遅延に問題はないと判定する。 - 特許庁

An output signal amplitude adjusting section 22 multiplies an input signal delayed by a predetermined value using an input signal delay section 21 by the smoothed gain, thereby adjusting the amplitude of the input signal.例文帳に追加

そして、出力信号振幅調整部２２は、平滑化されたゲインを入力信号遅延部２１により所定の量だけ遅延された入力信号に掛けて入力信号の振幅を調整する。 - 特許庁

Input signals INPUT are input to both filters, and an AND circuit 40 outputs signals FILT which are the logical product of signals DELAY and signals AND, outputted by the respective filters.例文帳に追加

入力信号ＩＮＰＵＴを両フィルタに入力し、ＡＮＤ回路４０が各フィルタの出力する信号ＤＥＬＡＹと信号ＡＮＤの論理積である信号ＦＩＬＴを出力する。 - 特許庁

In an EXOR circuit 108 to which the input signals and the delay signals of the input signals are input, ON/OFF of the first and the second Nch type transistors (105 and 106) for the conduction is controlled.例文帳に追加

入力信号と入力信号の遅延信号とが入力されたＥＸＯＲ回路１０８で第１と第２の導電用Ｎｃｈ型トランジスタ（１０５、１０６）のオンオフを制御する。 - 特許庁

One input terminal of each of inverters (2, 24, 26, 28; 100, 102, ..., 130) is connected with its unique input terminal of each of delay cells (14; 92, 94, 96, 98) separately from input terminals of other inverters (22, 24, 26, 28; 100, 102, ..., 130).例文帳に追加

各インバータ（２２，２４，２６，２８；１００，１０２，...，１３０）のそれぞれ１つの入力端は別のインバータ（２２，２４，２６，２８；１００，１０２，...，１３０）の入力端とは別個に遅延セル（１４；９２，９４，９６，９８）の固有の入力端と接続されている。 - 特許庁

To prevent flattening of a transparent organic conductor film following high-load input, to reduce a change of a contact resistance value in continuous writing, to improve input sensitivity, and to suppress delay or the like of input time.例文帳に追加

高荷重入力に伴う透明有機導電膜の平坦化を防止し、連続筆記時の接触抵抗値の変化を小さくして、入力感度を向上させ、入力時間の遅延等を抑止する。 - 特許庁

A signal addition part 103A superimposes a delay detection signal of frequency components in a non-audible area generated by a delay detection signal output part 104 on a reception input signal and a speaker 109 outputs the delay detection signal to an acoustic space.例文帳に追加

信号加算部１０３Ａは、遅延検出信号出力部１０４によって生成された非可聴域の周波数成分の遅延検出信号を受話入力信号に重畳し、スピーカ１０９は音響空間に出力する。 - 特許庁

In the delay connecting circuit 20, a contact 20b is connected after a prescribed delay time has elapsed after the electrical input to a timer 20a, and the delay time can be freely set within the range of 0-10 seconds.例文帳に追加

遅延接続回路２０は、タイマ２０ａに電気的入力があってから所定の遅れ時間が経過すると接点２０ｂが接続される回路で、上記遅れ時間については０〜１０秒の範囲内で任意に設定することができる。 - 特許庁

The operating speed detection apparatus includes a plurality of delay parts constituted of digital logic circuits to delay an input clock and an operation part for executing statistical operation processing by using data obtained from respective delay parts.例文帳に追加

動作速度検出装置は、デジタル論理回路により構成され、入力されたクロックを遅延させる複数の遅延部と、複数の遅延部の各々から得られたデータを用いて統計的な演算処理を行う演算部とを備える。 - 特許庁

In the step 24, the timing analyzer calculates delay distribution in an instance, based on an input slew rate, output capacity, delay time in each cell, probability distribution of transition time, correlation between the delay time and transition time.例文帳に追加

タイミング解析装置は、ステップ２４において、入力スルーレート、出力容量、各セルにおける遅延時間及び遷移時間の確率分布と、遅延時間と遷移時間の相関関係に基づいてインスタンスにおける遅延分布を算出する。 - 特許庁

In a circuit having flip-flop circuits employing the thin film transistors, a variable delay circuit is provided on at least one of input terminals of the flip-flop circuit and malfunction is prevented by adjusting a delay amount of the variable delay circuit.例文帳に追加

薄膜トランジスタを用いたフリップフロップを有する回路において、フリップフロップ回路の入力端子の少なくとも１つに、可変遅延回路を設け、その可変遅延回路の遅延量を調整することによって、誤動作を防止する。 - 特許庁

In processing in steps 101 to 105 for the first stage, a delay value specifying a delay value based on prepared delay characteristics is estimated by using power source noise to be input to a cell to be verified.例文帳に追加

第１段階となる、ステップ１０１〜ステップＳ１０５の処理では、まず、検証対象となるセルに入力される電源ノイズを利用して、あらかじめ用意された遅延特性によって遅延値を特定する遅延値を見積もる。 - 特許庁

After this delay, an input to an inverter IV2 is changed from HIGH into LOW, so a signal outputted to an in/out port 15 as an output of the delay circuit 17 is changed from LOW into HIGH after delay of about 3.3-8.3 ms.例文帳に追加

この遅れの後に、インバータＩＶ２への入力がハイからロウへ立ち下がるので、遅延回路１７の出力として入出力ポート１５へ出力される信号は、約３．３〜８．３ｍｓ遅れてロウからハイへ立ち上がる。 - 特許庁

When the delay difference ΔPCR calculated by the delay calculation part 113 is ΔPCR>T1, a system control part 115 performs control so as to perform double-screened display of the broadcast program before the input switching and the broadcast program after the input switching.例文帳に追加

システム制御部１１５は、遅延算出部１１３により算出された遅延差ΔＰＣＲ＞Ｔ１である場合は、入力切換前の放送番組と入力切換後の放送番組の２画面表示を行うように制御する。 - 特許庁

When the Tr is equal to or greater than the Tcl, the delay setting part 8 sets the first clock to the input clock of the FF1, and sets the second clock after delaying the first clock by the Tr with a delay circuit to the input clock of the FF2.例文帳に追加

遅延設定部８は、ＴｒがＴｃｌ以上のときには、第１のクロックをＦＦ１の入力クロックに設定し、第１のクロックをＴｒだけ遅延回路で遅延させた第２のクロックをＦＦ２の入力クロックに設定する。 - 特許庁