「input delay」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To reduce a delay until input images from a plurality of asynchronous cameras are compounded and displayed.例文帳に追加

非同期の複数カメラからの入力画像を合成して表示するまでの遅延を低減する。 - 特許庁

When the input voltage recovers up to the prescribed voltage again, electric power reduction is performed a certain delay time later.例文帳に追加

再び規定電圧レベル迄回復すると、一定の遅延時間を経て、電力削減を行う。 - 特許庁

A delay circuit 13 delays the transition of the input pulse signal from the H level to the L level.例文帳に追加

遅延回路１３は、入力パルス信号のＨレベルからＬレベルへの遷移を遅延させる。 - 特許庁

The system includes a delay unit (104) that delays a signal received through a discrete input.例文帳に追加

システムは、離散入力を介して受信された信号を遅延する遅延ユニット（１０４）を含む。 - 特許庁

A delay circuit 4 delays the input NRZ data signal for the same time as that of the S-FF.例文帳に追加

遅延回路４は、入力ＮＲＺデータ信号をＳ−ＦＦと同じ時間だけ遅延させる。 - 特許庁

The delay elements 421-42n delay an input signal by a delay decided by voltages VC1, VC2 received from terminals 453, 454 and output the delayed signal to a delay element of a next stage and the dummy buffers 441, 442, etc., or the delay element of the next stage and the output buffer 450.例文帳に追加

遅延素子４２１〜４２ｎは、端子４５３，４５４から入力される電圧ＶＣ１，ＶＣ２によって決定される遅延量だけ入力信号を遅延させて、次段の遅延素子およびダミーバッファ４４１，４４２，・・・、または次段の遅延素子および出力バッファ４５０へ出力する。 - 特許庁

By making changeable the number of delay elements connected between the input and the output of a delay circuit 21 included in a delay unit 20, and by changing the above number according to a signal (freq) indicating the changeover of a reference clock ck2, the delay time of the overall delay unit 20 is changed instantaneously.例文帳に追加

遅延装置２０に含まれる遅延回路２１の入出力間に接続される遅延素子の数を変更可能にしておき、基準クロックｃｋ２の切り替えを指示する信号ｆｒｅｑに応じてこの数を変更することで、遅延装置２０全体の遅延時間を瞬時に変更する。 - 特許庁

The delay clock generating circuit has a plurality of delay buffers interconnected in series, inputs the clock signal that is input into the calculating circuit, propagates the plurality of delay buffers, delays the phase of the clock signal by a phase delay amount, and outputs a delay clock signal.例文帳に追加

遅延クロック生成回路は、直列に接続される複数の遅延バッファを備え、算出回路に入力される前記クロック信号を入力し、複数の遅延バッファを伝搬させて、前記クロック信号を位相遅延量だけ位相を遅延して、遅延クロック信号を出力する。 - 特許庁

This 2n-stage movable average type filter consists delay circuits 1, 3 and 5 and adders 2 and 4 adding input/output signals of the delay circuits 1, 3 and 5 and outputting them to the delay circuits 3 and 5 of the next stages, and the delay circuits 1, 3 and 5 are composed of delay devices of 1, 2 and 4 stages respectively.例文帳に追加

２ｎ段の移動平均型のデジタルフィルタにおいて、遅延回路１、３、５と、遅延回路１、３、５の入出力信号を加算し、次段の遅延回路３、５に出力する加算器２、４とによって構成され、遅延回路１、３、５は、それぞれ１、２、４段の遅延器で構成されている - 特許庁

A first delay part 101 delays Ich input data just by the number of taps, an addition delay part 102 makes the Qch input data more delayed than I channel data so that product-sum operation timings of the Q channel data and I channel data do not match, and a second delay part 103 delays the Qch input data from the addition delay part 102 just by the number of taps.例文帳に追加

第１の遅延部１０１がそのタップ数分だけＩｃｈ入力データを遅延させ、追加遅延部１０２がＱｃｈ入力データをＩチャネルデータよりも遅延させてＱチャネルデータとＩチャネルデータの積和演算タイミングがずれるようにし、第２の遅延部１０３が追加遅延部１０２からのＱｃｈ入力データをそのタップ数分だけ遅延させる。 - 特許庁

To the other input terminal of the circuit 3, the input video signal is directly fed to compute a differential value between the input video signal and a one-frame delay signal.例文帳に追加

差分回路３の他方の入力端には、入力映像信号が直接供給され、入力映像信号と１フレーム遅延信号との間の差分値を演算する。 - 特許庁

In an actual speed test, a selector 2 selects and outputs a clock input signal inputted from the delay section 3, from between the clock input signal and an input signal from an external terminal.例文帳に追加

セレクタ２は、実速度試験時、遅延部３からのクロック入力信号と外部端子からの入力信号の中から前記クロック入力信号を選択して出力する。 - 特許庁

A delay adjusting cell for adjusting the delay time of signals in a semiconductor integrated circuit using a buffer comprises an input stage A for shaping input signals, a delay adjuster D for delaying the shaped signals utilizing the crosstalk delay, and an output stage E for shaping output signals from the delay adjuster D.例文帳に追加

半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、入力される信号を整形する入力段Ａと、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部Ｄと、遅延調整部Ｄから出力された信号を整形する出力段Ｅと、を備える。 - 特許庁

The phase shift of the output pulses from the delay buffer DB0 and the delay buffer DB30 are adjusted to about ±45° referring to the phase of the center delay buffer DB15 of the delay buffers DB0-DB30 with respect to the input CLK input to the delay buffer DB0.例文帳に追加

ディレイバッファＤＢ０に入力する入力ＣＬＫに対して、ディレイバッファＤＢ０からの出力パルスの位相変化量と、ディレイバッファＤＢ３０からの出力パルスの位相変化量は、ディレイバッファＤＢ０〜ＤＢ３０の中心位置のディレイバッファＤＢ１５からの出力パルスの位相を基準として±４５°近辺となるように調整されている。 - 特許庁

To first and second delay circuits 10, 30, first and second selectors 11, 31 are connected to select and output one of the output signals of delay element stages, respectively, an AND gate 12 is disposed to receive the input signal of the delay circuits and the delay signal of the selector 11, and the output of the AND gate is set as the input signal of the delay circuit 30.例文帳に追加

第１及び第２の遅延回路１０，３０毎に、各遅延素子段の出力信号のいずれかを選択して出力する第１及び第２のセレクタ１１，３１を接続し、遅延回路の入力信号とセレクタ１１の遅延信号とを入力するＡＮＤゲート１２を設け、ＡＮＤゲートの出力を遅延回路３０の入力信号とする。 - 特許庁

The input/output AC characteristics of the hard macro are previously specified, delay cells 15 and 16 are respectively provided on the input side and output side in the hard macro, and the signal propagation delay time of delay cells 15 and 16 is determined so as to satisfy this specification.例文帳に追加

ハードマクロの入出力ＡＣ特性を予め規定しておき、ハードマクロ内の入力側及び出力側にそれぞれディレイセル１５及び１６を備え、この規定を満たすようにディレイセル１５及び１６の信号伝搬遅延時間を定める。 - 特許庁

The output of the delay circuit 2 is connected to the input of the monostable multivibrator 3, and the output of the monostable multivibrator 3 is connected to the input of the delay circuit 2, so that the delay circuit 2 and the monostable multivibrator 3 may form a positive feedback loop.例文帳に追加

遅延回路２の出力が単安定マルチバイブレータ３の入力に接続し、単安定マルチバイブレータ３の出力が遅延回路２の入力に接続することで、遅延回路２と単安定マルチバイブレータ３が正帰還ループを構成する。 - 特許庁

Then, the respective delay times in respective routes from the input terminal of the circuit to the bus network are calculated based on read circuit connecting information, input delay information and delay information (S7).例文帳に追加

この回路にバスネットがあると（Ｓ５、Ｓ６）、次に、この回路の入力端子から当該バスネットまでの各経路におけるそれぞれの遅延時間を、読み込んだ回路接続情報、入力遅延情報及び遅延情報に基づいて算出する（Ｓ７）。 - 特許庁

In the clock control circuit 10, a group of delay circuits 100 includes first to sixty-third delay circuits 201-263 for delaying input clock signals IN in steps, and a temporary zeroth delay circuit that outputs the input clock signals IN.例文帳に追加

クロック制御回路１０において、遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延せしめる第１〜第６３遅延回路２０１〜２６３、および入力クロック信号ＩＮ自体を出力する仮の第０の遅延回路を含む。 - 特許庁

The variable delay circuit 109 (110) is provided with a multi- input logic gate circuit 119 (121) each having three input terminals or more respectively.例文帳に追加

可変遅延回路１０９，１１０は３つ以上の入力端子を有する多入力論理ゲート回路１１９，１２１を備える。 - 特許庁

To provide a comparator circuit that keeps a delay time from an input to an output constant independently of an input level and a slew rate.例文帳に追加

入力の振幅やスルーレートに依存せず、入力から出力までの遅延時間を一定に保つコンパレータ回路を提供する。 - 特許庁

To solve such a problem that jitters of output signals are generated when noise pulses are present in input signals in a delay circuit to which rectangular waves are input.例文帳に追加

矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。 - 特許庁

A delay S unit 1 delays input data of an input data bus width n by a setup time which is a design value of a synchronous data transfer method.例文帳に追加

遅延Ｓ部１は、入力データバス幅ｎの入力データを同期データ転送方式の設計値であるセットアップタイム分遅延させる。 - 特許庁

An echo suppression processing part 118 suppresses acoustic echo components included in the transmission input signal using the delay reception input signal.例文帳に追加

エコー抑圧処理部１１８は、遅延受話入力信号を用いて送話入力信号に含まれる音響エコー成分を抑圧する。 - 特許庁

Normally, the delay is built in it if an input signal level is low, and on the other hand, it is decreased if the input signal level is high.例文帳に追加

その遅延は通常、入力信号レベルが低い場合には組み込まれ、入力信号レベルが高い場合には低減される。 - 特許庁

Inversion output of the flip flop is delayed by a delay element 3010 for a predetermined time and is input in data input of the flip flop.例文帳に追加

フリップフロップの反転出力は遅延素子３０１０により所定時間遅延され、フリップフロップのデータ入力に入力される。 - 特許庁

A latch circuit 4 controls an output signal to be risen according to the input of the pulse signal, and fallen according to the input of the delay signal.例文帳に追加

ラッチ回路４は、パルス信号の入力で立ち上がり、遅延信号の入力で立ち下がるように出力信号を制御する。 - 特許庁

This semiconductor circuit is provided with an input buffer 1, a delay adjusting circuit 2, a register 3, a clock input section 4, and an inverter IV1.例文帳に追加

本発明の半導体回路は、入力バッファ１と、遅延調整回路２と、レジスタ３と、クロック入力部４と、インバータIV１とを備える。 - 特許庁

An input terminal 1 is connected to a data input terminal D of a D-F/F 5 and an input of a delay circuit 10, a lock signal input terminal 2 is connected to a lock input terminal C of the D-F/F 5 via a clock amplifier 11.例文帳に追加

入力端子１がＤ−Ｆ／Ｆ５のデータ入力端子Ｄと遅延回路１０の入力に接続され、クロック信号入力端子２はクロックアンプ１１を介してＤ−Ｆ／Ｆ５のクロック入力端子Ｃに接続される。 - 特許庁

A delay amount of the delay circuit 17 is adjusted so that the input signal is sampled in synchronization with zero crossing of the transmission signal TX1.例文帳に追加

入力信号をサンプリングするタイミングは、送信信号ＴＸ１がゼロクロスするタイミングとなるように遅延回路１７による遅延量が調整される。 - 特許庁

The inverting amplifier receives the input signal and gives an output signal with a second delay time at the output end longer than the first delay time.例文帳に追加

反転増幅器は、入力信号を受け、出力端において第１の遅延時間より大きい第２の遅延時間で出力信号を与える。 - 特許庁

Therefore, by selecting a phase (delay time) of the input 2-clock arbitrarily, an output clock having a desired duty ratio and delay time can be obtained.例文帳に追加

そのため、入力２クロックの位相（遅延時間）を任意に選択することにより、所望のデューティ比及び遅延時間を持った出力クロックが得られる。 - 特許庁

The sample delay devices 4X and 4Y generate signals X'(k) and Y'(k) obtained by applying delay of M/2 being half of adaptive filter length M to the input signal Y(k).例文帳に追加

サンプル遅延器４Ｘ，４Ｙは、入力信号Ｙ(k)を適応フィルタ長Ｍの半分であるＭ／２の遅延が施された信号Ｘ’(k)，Ｙ’(k)を生成する。 - 特許庁

Delay signals outputted from the delay circuits 11 to 14 are supplied to one-input sides of NAND gates G11 to G14 for High output selection.例文帳に追加

フィードバック付遅延回路１１〜１４から出力される遅延信号はHigh出力選択用ＮＡＮＤゲートＧ１１〜Ｇ１４の一方入力に付与される。 - 特許庁

The beam composition signal is delayed by respective delay amounts τ1, τ2, ..., τK-1 in respective taps by the tapped delay line 80 to be input into a preprocessor circuit 200.例文帳に追加

タップドディレイライン８０により各タップごとにビーム合成信号を遅延量τ１、τ２、…τＫ−１ずつ遅延し、これをプリプロセッサ回路２００に入力する。 - 特許庁

A delay amount measuring circuit 6 measures a delay amount of the input signal 3 due to the logic circuit 4, before operation verification of the D type F/F 10.例文帳に追加

遅延量測定回路６は、論理回路４により生じる入力信号３の遅延量を、Ｄ型Ｆ／Ｆ１０の動作検証前に測定する。 - 特許庁

In addition, an amount of delay 5 corresponding to a time required for edge-enhancing the color-difference data of the person's input image data is provided by a delay unit.例文帳に追加

また、上記入力された人物画像データの色差データを上記輪郭強調処理に要する時間に対応した遅延量５を遅延器により与える。 - 特許庁

The multi-path detection circuit is provided through a matched filter 11 receiving a data input, with a delay profile short period averaging section 12, and with a delay profile long period averaging section 13.例文帳に追加

受信データ入力を受けるマッチトフィルタ１１を介して遅延プロファイル短周期平均部１２および遅延プロファイル長周期平均部１３を備える。 - 特許庁

The FF circuit 30 for correction is provided with a circuit structure in which a delay cell 31 is inserted into the input stage and a delay cell 32 is inserted into the output stage.例文帳に追加

修正用ＦＦ回路３０は、入力段に遅延セル３１を挿入し、出力段に遅延セル３２を挿入した回路構成を有している。 - 特許庁

Each testing measuring apparatus has a time delay of communication from an output part to the hub, which is approximately similar to a time delay of communication from the hub to an input part.例文帳に追加

各試験測定機器は、ハブから入力部までのコミュニケーションの時間遅延にほぼ類似の出力部からハブまでのコミュニケーションの時間遅延がある。 - 特許庁

When the switch 44T alone is turned on, the input signal 60 passes the element delay circuit 46T alone, so that the delay amount is set to (a).例文帳に追加

また、スイッチ４４Ｔのみをオンにすると、入力信号６０は要素遅延回路４６Ｔのみを通過するため遅延量がａに設定される。 - 特許庁

While the correcting instruction 105 is outputted, a correction performance section 16 corrects a delay input signal 101 outputted from a delay section 11.例文帳に追加

補正実行部１６は、補正命令１０５が出力されている間は、遅延部１１から出力される遅延入力信号１０１を補正する。 - 特許庁

A delay element 66 regulates the delay value of data outputted from the data input/output circuit 65 according to the held regulation value in a data transfer mode.例文帳に追加

ディレイ素子６６は、データ転送モードにて、保持された調整値に応じてデータ入出力回路６５から出力されたデータのディレイ値を調整する。 - 特許庁

A packet delay circuit 3a applies delay processing to an input packet stream while taking into account a processing time from the fixed length cell assembling section until the packet processing modules.例文帳に追加

パケット遅延回路３ａは入力されるパケット流に固定長セル化部からパケット処理モジュールまでの処理時間を考慮した遅延処理を施す。 - 特許庁

Further, by using a delay circuit which can set a delay time of an input signal, time difference between signals can be evaluated quantitatively.例文帳に追加

さらに、入力信号を遅延時間が設定可能な遅延回路によって遅延させることで、信号間の時間差を定量的に評価することが可能となる。 - 特許庁