「input delay」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

When the input number 14 disagrees with the personal identification number, sound is made again 13 after a lapse of an alarm sound delay time 16.例文帳に追加

入力番号１４が暗証番号と不一致であると、警報音鳴動遅延時間１６の経過後、再鳴動１３をする。 - 特許庁

The second detection signal generated at a point where a resistance 35 and a resistance 36 are connected one another, does not follow the change of inverter input voltage when the inverter input voltage changes rapidly, and the second detection signal follows the change of the inverter input voltage without time delay generally when the inverter input voltage changes slowly.例文帳に追加

インバータ入力電圧が急激に変動すると、抵抗３５，３６の接続点に現れる第２の検知信号は、インバータ入力電圧の変動に追従しなくなるが、インバータ入力電圧が緩やかに変動したときには、第２の検知信号もほぼ時間遅れなく追従する。 - 特許庁

To provide a differential input circuit with a small delay time between its input and its output that can receive differential signals stipulated by the LVDS(Low Voltage Differential Signals) standards without disturbing the duty ratio because of a wide receptible input signal voltage range although the differential input circuit employs a low power supply voltage.例文帳に追加

低電源電圧であっても受信可能入力信号電圧範囲が広く、ＬＶＤＳ規格に定められる差動信号をデューティ比を崩すことなく受信することができ、さらに入出力間の遅延時間も小さい差動入力回路を提供すること。 - 特許庁

The wireless transmitting device is for transmitting a signal to a plurality of users, provided with a plurality of transmitting antennas and a delay addition section, which delays the input signals of the plurality of transmitting antennas, wherein the delay addition section controls the delay time that is to be added for each user and for each transmitting antenna.例文帳に追加

複数のユーザに信号を送信する無線送信機であって、複数の送信アンテナと、複数の送信アンテナのそれぞれの入力信号に遅延を付加する遅延付加部とを備え、遅延付加部は、ユーザ毎かつ送信アンテナ毎に付加する遅延時間を制御する。 - 特許庁

The semiconductor device has: a first delay circuit block which generates a timing signal for a circuit block for working in a column cycle time determined by an external input command cycle; and a second delay circuit block whose total delay is adjusted to a difference between the column cycle time and the access time determined by the external clock and latency.例文帳に追加

外部入力コマンドサイクルによって決まるカラムサイクル時間で動作するべき回路ブロックのタイミング信号を発生する第１の遅延回路ブロックと、全体の遅延量が外部クロックとレイテンシで決まるアクセス時間とカラムサイクル時間の差に調節される第２の遅延回路ブロックを有する。 - 特許庁

A first threshold value timing detector 103 utilizes a delay profile which is formed by a delay profile formation part 102, and a first threshold value 330 which is input from a first threshold value calculation part 105 and selects the fastest reception timing which exceeds the first threshold value among the timings in which a correlation value of the delay profile is maximized.例文帳に追加

第一閾値タイミング検出部103は、遅延プロファイル生成部102で作成された遅延プロファイルと第一閾値算出部105から入力される第一閾値330を利用して、遅延プロファイルの相関値が極大となるタイミングのうち、第一閾値を超え且つ最も受信タイミングの早いものを選択する。 - 特許庁

To enables a variable delay device, which is applied to a loop part, etc., of a musical sound synthesizer to delay an input signal, to hold a fixed output value by suppressing the generation of noise even when an integral part and a decimal part of a delay means are discontinuously controlled.例文帳に追加

楽音合成装置のループ部などに適用して入力信号を遅延する可変遅延装置において、遅延手段の整数部と小数部を不連続に制御する場合でもノイズの発生を抑え一定の出力値を保持できるようにすることを目的とする。 - 特許庁

A delay line unit is provided with first to N-th (N is a natural number) unit delay cells each receiving an output of a pre-stage cell, delaying it by a prescribed time, and outputting the delayed value, and an internal clock signal is given to an input of the first unit delay cell.例文帳に追加

遅延ライン部は、各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルを備える遅延ライン部であって、前記第１の単位遅延セルの入力として内部クロック信号が入力される。 - 特許庁

A dummy unit output buffer and a dummy unit input buffer of a dummy delay circuit DDL included in a DLL circuit DLL are not imitated by a simple type delay circuit, they have circuit constitution which is substantially same as a regular data output buffer and a clock buffer CB and can trim a delay time.例文帳に追加

ＤＬＬ回路ＤＬＬに含まれるダミー遅延回路ＤＤＬのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファＣＢと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。 - 特許庁

A phase difference detection circuit 33 detects the phase difference between the clock CLK0 input into the first variable delay circuit 31 and the clock output from the second variable delay circuit 32, and a delay control circuit 34 controls delays in the first and second variable delay circuits 31 and 32 simultaneously to the same degree to bring the phase difference to zero.例文帳に追加

位相差検出回路３３は、第１の可変遅延回路３１に入力するクロックＣＬＫ０と第２の可変遅延回路３２から出力するクロックとの位相差を検出し、この位相差が０になるように、遅延制御回路３４により第１および第２の可変遅延回路３１，３２の遅延量を同時に同じだけ制御する。 - 特許庁

A delay circuit 2, forcibly delaying the input of the switch signal PSS into the video interface circuit 2, is provided to adjust a forced delay time τ2 set by the delay circuit 9, to stabilize the number of missing pixels 41 to be fetched into a composited image area derived from the sum total of the time τ2 and the inherent recognition delay time τ1 of the video interface circuit 2.例文帳に追加

そして、切替信号ＰＳＳのビデオインターフェース回路２への入力を強制遅延させる遅延回路９を設け、該遅延回路９による強制遅延時間τ２を、ビデオインターフェース回路２の固有認識遅延時間τ１との合計に由来した被合成映像領域ピクセル４１の取り込み欠落数が一定となるように調整する。 - 特許庁

This device is provided with a loop circuit having a delay mean 12 giving a signal delay for an input musical sound signal, a phase shift mean 14 placed in the loop circuit shifting a phase of a signal circulating in the loop circuit, and a control mean 15 controlling the modulation of a delay amount of the delay mean 12 and a phase shift amount of the phase shift mean 14.例文帳に追加

入力楽音信号に対して信号遅延を行なう遅延手段を有するループ回路と、上記ループ回路中に配置され該ループ回路を循環する信号の位相をシフトする位相シフト手段と、上記遅延手段の遅延量および上記位相シフト手段の位相シフト量を変調制御する制御手段とを備えるようにする。 - 特許庁

For example in a tapered NAND gate, the bottom devices in a NFET stack are to have longer widths than the top device to achieve smaller top input to output pin delay at the expense of larger bottom input to output pin delay.例文帳に追加

たとえば、テーパ付きＮＡＮＤゲートにおいて、ＮＦＥＴスタックの底部デバイスは、底部入力ピンから底部出力ピンへの遅延の差が大きくなるという犠牲を払って、頂部入力ピンから頂部出力ピンへの遅延の差を小さくするために、頂部デバイスより幅が大きい。 - 特許庁

The setting part 17 sets delay quantity and outputs the delay quantity to the delaying part 12 in order to accomplish signal change in the SDRAM 5 after 1.5 reference clock CLK by referring to results obtained by sampling the input signal from the buffer 13 in an input signal sampling part 16.例文帳に追加

遅延量設定部１７は、双方向バッファ１３からの入力信号を入力信号サンプリング部１６でサンプリングした結果を参照して、ＳＤＲＡＭ５に１．５基準クロックＣＬＫ後に信号変化を到達させるために、遅延量を設定して可変量遅延部１２に出力する。 - 特許庁

Consequently, the internal clock signal ICLK rises with the certain delay time ΔT2 after the external clock signal ECLK rises, so the input of a data input signal DIS to the flip-flop circuit 10 can be delayed by the delay time ΔT2.例文帳に追加

これにより、外部クロック信号ＥＣＬＫが立ち上がってから、一定の遅延時間ΔＴ２をおいて内部クロック信号ＩＣＬＫが立ち上がるようにすることができるため、フリップフロップ回路１０におけるデータ入力信号ＤＩＳの取り込みを、遅延時間ΔＴ２分だけ遅くすることができる。 - 特許庁

The adaptive equalization method includes: an equalization step of equalizing the input signal by adding the arithmetic results of the plurality of dependently connected delay taps for the input signal; and a number-of-operations change step of changing the number of operations of the plurality of delay taps according to the equalization error in the equalization step.例文帳に追加

適応等化方法は、縦属接続された複数の遅延タップの、入力信号に対する演算結果を加算することによって入力信号を等化する等化ステップと、等化ステップにおける等化誤差に応じて、複数の遅延タップの動作数を変更する動作数変更ステップと、を含む。 - 特許庁

A function is provided with a feedback condition storage means (a table) for associating an input tag, an output tag and delay time of the function block, and gives the feedback signal obtained by inverting the value of the output tag to the input tag, after the delay time elapsed from a value of the output tag is changed.例文帳に追加

ファンクションブロックの入力タグと出力タグとディレイ時間とを関連づけたフィードバック条件記憶手段（テーブル）を持ち、出力タグの値が変化してから、ディレイ時間経過後に入力タグに出力タグの値を反転させたフィードバック信号を与える機能を設けた。 - 特許庁

Propagation delay characteristics are established for a predetermined length of branch lines L21-L24 connected to input terminals IN1-IN4 of an amplifying unit, based on the condition that propagation delay characteristics for a common node N2 becomes equal to the ones for the input terminals IN1-IN4.例文帳に追加

増幅部の入力端子ＩＮ１〜ＩＮ４に接続された分岐線Ｌ２１〜Ｌ２４の所定長あたりの伝播遅延特性が、共通ノードＮ２と入力端子ＩＮ１〜ＩＮ４との間における伝播遅延特性が互いに等しくなる条件に基づいて設定される。 - 特許庁

In the broadcast receiver, a delay calculation part 113 compares a time-stamp (PCR (Program Clock Reference)) acquired from a separation part 103 with a time-stamp (PCR) acquired from a separation part 107 to calculate a delay difference between a broadcast program before input switching and a broadcast program after the input switching.例文帳に追加

本発明の放送受信装置では、遅延算出部１１３は、分離部１０３から取得したタイムスタンプ（ＰＣＲ）と、分離部１０７から取得したタイムスタンプ（ＰＣＲ）とを比較して、入力切換前の放送番組と入力切換後の放送番組との遅延差を算出する。 - 特許庁

Input/output demodulation sections A and B extract a baseband signal in the RF input/output of an RF amplifier, a delay detection section E detects a time difference and a phase difference between both signals, a delay adjustment section C adjusts synchronization, and the output demodulation section B adjusts phase.例文帳に追加

入出力復調部Ａ，ＢでＲＦ増幅器のＲＦ入出力のベースバンド信号を抽出し、両信号の時間差、位相差を遅延検出部Ｅで検出して、遅延調整部Ｃにより同期合わせを、出力復調部Ｂにより位相合わせを行う。 - 特許庁

The monostable multivibrator 44 outputs an ON signal for turning the switching element 22 of the power conversion circuit 2 on upon elapsing a predetermined delay time after a detection signal of a comparator 42 is input, and disables input of the next detection signal until the delay time elapses.例文帳に追加

単安定マルチバイブレータ４４は、コンパレータ４２の検出信号が入力されてから所定の遅延時間が経過すると電力変換回路２のスイッチング素子２２をオンにするためのオン信号を出力し、また上記遅延時間が経過するまでは次の検出信号の入力を無効としている。 - 特許庁

A logical comb-line filter separates a chrominance carrier signal from a composite video signal sampled with a frequency not being an integer multiple of a chrominance subcarrier frequency fsc and the resulting signal is given to an input terminal 20, and delay circuits 21-30 delay the input respectively by a time T (T is a sampling period).例文帳に追加

色副搬送波周波数ｆｓｃの整数倍でない周波数でサンプリングされたコンポジット映像信号からロジカルコムフィルタにより搬送色信号が分離されて入力端子２０に入力され、遅延回路２１〜３０によりそれぞれ時間Ｔ（Ｔはサンプリング周期）遅延される。 - 特許庁

At this point, an output clock CLK0 of a clock supply source 2 input into the first variable delay circuit 31 is fed to a clock input end of a device 1 via a cable 4, then is returned back via the cable 4 and output from the second variable delay circuit 32.例文帳に追加

この時点で第１の可変遅延回路３１へ入力するクロック供給源２の出力クロックＣＬＫ０は、ケーブル４を介してデバイス１のクロック入力端へ送出され、その後、ケーブル４を介して戻ってきて第２の可変遅延回路３２から出力される。 - 特許庁

Besides, a reassign processing part 34 calculates the lapse of time, which is calculated from the processing start time of the input/output request SSR, as delay time, and on the basis of that delay time, it is judged whether the recording area designated by that input/output request SSR is defective or not.例文帳に追加

また、リアサイン処理部３４は、入出力要求ＳＳＲの処理開始時刻から起算される経過時間を遅延時間として算出し、当該遅延時間に基づいて、当該入出力要求ＳＳＲにより指定された記録領域が欠陥であるか否かを判断する。 - 特許庁

A delay unit 2 and an adaptive filter 3 delay a microphone input signal y(n) to generate a sine component b(n)=sin(ω0*t+θ'+θ") delayed from the howling component sin(ω0*t+θ) by 2nπ and a subtractor 4 is used to subtract the component bn from the microphone input signal y(n) to suppress the howling.例文帳に追加

マイク入力信号ｙ(n)を遅延器２と適応フィルタ３により遅延して、ハウリング成分sin(ω0*t+θ)より２ｎπだけ遅延したsin成分(ω0*t+θ'+θ")＝ｂ(n)を生成し、これを減算器４によりマイク入力信号ｙ(n)から差し引くことによりハウリングを抑制する 。 - 特許庁

Circuit connecting information concerning a circuit to be an object for timing analysis, input delay information in an input terminal for inputting a signal to the circuit, delay information in a logical element in the circuit and, besides, a bus confliction limit value and a bus floating limit value are successively read (S1-S11).例文帳に追加

タイミング解析の対象となる回路に関する、回路接続情報、この回路へ信号を入力する入力端子における入力遅延情報、この回路内の論理素子における遅延情報、さらにバス競合制限値及びバスフローティング制限値を順次読み込む（Ｓ１〜Ｓ４）。 - 特許庁

To provide an arithmetic delay cycle detecting method for detecting a delay cycle until the change of an input signal is reflected on an output signal in an arithmetic operation using a computer for periodically performing an arithmetic operation based on a predetermined program to generate an output signal corresponding to an input signal.例文帳に追加

所定のプログラムに基づいて周期的に演算を行い、入力信号に応じた出力信号を生成するコンピュータを用いた演算において、入力信号の変化が出力信号に反映されるまでの遅れ周期を検出する演算遅れ周期検出方法を提供する。 - 特許庁

When the controller detects the command input for the power up during the delay time, the controller returns the display to the on state and maintains the power up state and on the other hand, when the input of the command for the power up cannot be detected during the delay time, the controller puts out the light source and powers down the projector.例文帳に追加

コントローラは、遅延時間中に電源オンのコマンド入力を検出した場合には表示をオン状態に戻して電源オン状態を維持する一方、遅延時間中に電源オンのコマンド入力が検出されなかった場合、光源を消灯してプロジェクタの電源をオフする。 - 特許庁

In this clock compensation circuit for the synchronous bus in an information processor having a bus arbiter device 20 connected to the plurality of IO controllers 30, 40, the bus arbiter device 20 has a delay calculation circuit 110 calculating a delay value for compensating a clock, and delay addition circuits 150, 160 adding a delay to the clock distributed to each the input/output controller on the basis of the calculated delay value.例文帳に追加

複数のＩＯ制御装置３０、４０に接続されるバスアービタ装置２０を備えた情報処理装置における同期バスのクロック補整回路において、バスアービタ装置２０が、クロックを補整するためのディレイ値を算出するディレイ算出回路１１０と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路１５０、１６０とを備える。 - 特許庁

The system includes at least one information time delay circuit 31 to 33 in each 'row' conductor, and each time delay circuit is connected to at least one 'column' conductor in an input and connected to a 'column' conductor in an output.例文帳に追加

システムは、「行」導体ごとに少なくとも１つの情報時間遅延回路を含み、各時間遅延回路は、入力において少なくとも１つの「列」導体に接続され、出力において「行」導体に接続されている。 - 特許庁

When the delay test on the output terminal side of the customer-designed circuit 12 and that on the input terminal side of the IP macro 10 are acceptable, a delay between the scanning flip-flops 18 and 14 is determined as satisfactory.例文帳に追加

顧客側設計回路１２の出力端子側の遅延試験及びＩＰマクロ１０の入力端子側の遅延試験が合格であれば、スキャンフリップフロップ１８、１４間の遅延に問題はないと判定する。 - 特許庁

To provide a circuit for detecting and adjusting a delay difference in a simpler circuit constitution, in a delay circuit for adjusting the time difference between the input signal of an electronic device and the output signal of the electronic device.例文帳に追加

電子装置の入力信号と該電子装置の出力信号間の時間差を調整する遅延回路において、より簡単な回路構成でもって、遅延差を検出し調整する回路を実現する。 - 特許庁

The additive component and the input signals are summed up by a mixer 11 through the intermediary of delay circuits 7 and 9 both capable of controlling a delay time and gain controllers 8 and 10, so that output signals can be obtained whose low-frequency component is enhanced.例文帳に追加

該付加成分と入力信号は、それぞれ遅延時間を制御できる遅延回路７、９及びゲインコントローラ８、１０を介して混合器１１で加算され、低域が強調された出力信号が得られる。 - 特許庁

At this time, propagation of slew rate distribution is handled by inputting the input slew rate considering the previous correlation between the output delay distribution and output transition distribution, and accurate delay distribution analysis is allowed.例文帳に追加

このときに、前段の出力遅延分布と出力遷移分布の相関を考慮した入力スルーレートを入力することによりスルーレート分布の伝播を扱うこととなり、精度の高い遅延分布解析が可能となる。 - 特許庁

A system up to the air-fuel ratio sensor 17 from a fuel injection valve 12 is modeled by a primary delay element, and a parameter in the primary delay element is identified based on the input air-fuel ratio and the output air-fuel ratio to this model.例文帳に追加

燃料噴射弁１２から空燃比センサ１７までの系を一次遅れ要素によりモデル化し、このモデルに対する入力空燃比と出力空燃比に基づき、一次遅れ要素におけるパラメータを同定する。 - 特許庁

A second variable logic delay means 16 operates on a normal power source, delays the output of the data holding means 13 with a delay time which is variably set, and restores it to the input of the data holding means 13 with its logic inverted.例文帳に追加

第２の可変論理遅延手段１６は、通常電源で動作し、データ保持手段１３の出力を、可変に設定される遅延時間で遅延し、かつ、論理を反転させて、データ保持手段１３の入力に戻す。 - 特許庁

To eliminate irregularity in a delay amount when the irregularity in the delay amount is generated in a data processing operation while data is output to the reception side after the data has been input on the transmission side in a data transmitting operation.例文帳に追加

データ伝送において、送信側においてデータが入力されてからデータが受信側に出力される間にデータ処理上、遅延量のばらつきが生ずる場合に、この遅延量のばらつきを無くすこと。 - 特許庁

A pulse signal 1, of which the amount of jitter is to be measured, is frequency-divided by an m-dividing circuit 13, then turned into an n-bit delay pulse by a pulse delay circuit 14, and given to an n-bit flip-flop 16 as a clock input.例文帳に追加

ジッタ量を測定すべきパルス信号１は、ｍ分周回路１３で分周された後、パルス遅延回路１４でｎビットの遅延パルスとなり、ｎビットフリップフロップ１６にクロック入力として与えられる。 - 特許庁

For acquired data having time delay between control input and output, regression operation is performed and the transient engine model is created after time delay adjustment process is performed.例文帳に追加

このとき、取り込んだデータについて、制御入力と出力との間の時間遅れがあるものについては、その時間遅れについて調整を行う処理を行った後、回帰演算を行って過渡エンジンモデルを生成する。 - 特許庁

To achieve highly precise logic simulation even under such circumstances that an element delay value varies due to duration of a signal by setting an element delay value under the consideration of the influence of the duration of the signal of an input signal.例文帳に追加

入力信号の信号の持続時間の影響を加味した素子遅延値を設定し、信号の持続時間によって素子遅延値が変動する状況においても精度の高い論理シミュレーションを実現する。 - 特許庁

To provide a behavior controller for a vehicle wherein a delay of the response of vehicle's lateral acceleration from a steering input can be compensated for, before the occurrence of the delay of the response, and the destabilization of a vehicle behavior can be suppressed.例文帳に追加

操舵入力に対する車両横加速度の応答遅れが発生する前に、応答遅れを補償でき、車両挙動の不安定化を抑制できる車両用挙動制御装置を提供する。 - 特許庁

For the purpose of canceling the noise of the air exhaust fan 2 in the air exhaust vent 1c by the noise of the air exhaust fan 3, fan driving signals to be input to another air exhaust fan 3 is made to delay by a delay circuit 4.例文帳に追加

そして、排気口１ｃにおいて排気ファン２の騒音を排気ファン３の騒音で相殺するために、一方の排気ファン３に入力させるファン駆動信号を遅延回路４により遅延させる。 - 特許庁

A delay element 68 to delay an output signal of the differential amplifier is connected between an output terminal 65 and the output node 63 of the bipolar transistor 55 to which the unbalanced input signal is applied.例文帳に追加

この差動増幅器では、不平衡入力信号が印加されるバイポーラトランジスタ５５側の出力ノード６３と出力端子６５との間に、出力信号を遅延させる遅延素子６８が接続されている。 - 特許庁

An adder 15 adds the output signals of the first and second delay devices 14-1 and 14-2 and the input signals of the first delay device 14-1 and then, perform inverse spread and correlation value computation based on a phase detected in a synchronization part 13.例文帳に追加

加算器15は第１、第２の遅延器14-1、14-2の出力信号、および第１の遅延器14-1の入力信号を加算した後、同期部13で検出された位相をもとに逆拡散と相関値演算を行なう。 - 特許庁

Data inputted by a test data input terminal 2 is latched by the D flip flop 4 of a prestage by a clock signal inputted from a clock terminal 3 and is delayed with a delay component 6 by delay time td.例文帳に追加

テストデータ入力端子２より入力されたデータは、クロック端子３より入力されるクロック信号により、前段のＤフリップフロップ４でラッチされ、その後、遅延成分６で遅延時間ｔ_dだけ遅延する。 - 特許庁