「input delay」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

A delay circuit 761' delays a correlation signal c3 by one clock only, a comparator 762' compares a value A of an input signal (C) with a value B of an output signal of the delay circuit 761' and outputs a signal in response to the respective states.例文帳に追加

遅延回路７６１’は相関信号ｃ３を１クロックだけ遅延させ、比較器７６２’は入力信号ｃの値Ａと遅延回路７６１’の出力信号の値Ｂを比較し、それぞれの状態に応じた信号を出力する。 - 特許庁

With an input of a net list 101, a path-specific delay factor setting step 104 sets a maximum value and minimum value of a delay factor depending on characteristics of each path, in clock paths of a data sending FF and data receiving FF.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。 - 特許庁

This device is provided with a loop circuit having a delay mean 12 providing a signal delay for an input musical sound signal, and a phase inverting mean 13 placed in the loop circuit inverting a phase of a signal circulating in the loop circuit.例文帳に追加

入力楽音信号に対して信号遅延を行なう遅延手段を有するループ回路と、上記ループ回路中に配置され該ループ回路を循環する信号の位相を反転する位相反転手段とを備えるようにする。 - 特許庁

Line delay circuits 3, 4 respectively output pixel values of pixels D, G in timing when a value of a pixel A is given to an input terminal 2 and sample delay circuits 5-10 output respectively pixel values of pixels B, C, E, F, H, I.例文帳に追加

画素Ａの画素値が入力端子２に入力されたタイミングにおいて、ライン遅延回路３，４は、それぞれ、画素Ｄ，Ｇの画素値を出力し、サンプル遅延回路５乃至１０は、それぞれ、画素Ｂ，Ｃ，Ｅ，Ｆ，Ｈ，Ｉの画素値を出力する。 - 特許庁

A first variable logic delay means 14 operates on a stabilized power source, delays the output of the data holding means 13 with a delay time which is variably set, and restores it to the input of the data holding means 13 with its logic inverted.例文帳に追加

第１の可変論理遅延手段１４は、安定化電源で動作し、データ保持手段１３の出力を、可変に設定される遅延時間で遅延し、かつ、論理を反転させて、データ保持手段１３の入力に戻す。 - 特許庁

The differential delay estimator 90 estimates the differential delay between the signals thus distributed by using the input signals, the output signals from the plurality of signal separators 81, 82, and the output signal thus synthesized.例文帳に追加

遅延差推定器９０は、前記入力信号と、複数の信号分離器８１、８２からそれぞれ出力された信号と、前記合成後の出力信号とを用いて、前記分配されたそれぞれの信号間における遅延差を推定する。 - 特許庁

When the input data row is supplied to the deciding section 31, the data row is simultaneously supplied to a delay section 32 and the section 32 supplies the data row to a decided-DSV control bit inserting section 33, after delaying the data row by a prescribed delay time.例文帳に追加

また、入力データ列は、DSV制御ビット決定部３１に供給されると同時に遅延処理部３２に供給され、さらに、所定の遅延時間だけ遅延されて、決定DSV制御ビット挿入部３３に供給される。 - 特許庁

Then wiring delay twire found in S207 and tpd found in S210 are added to find the propagation delay time from the supply of an input to one unit circuit to the variation of its output.例文帳に追加

この出力波形鈍りを次段単位回路の入力波形鈍りとして与えることにより単位回路の伝播遅延を論理回路の入力から信号経路に沿ってトレースしなくても高精度かつ高速に求めることができる。 - 特許庁

The delay time automatic detection circuit of this invention is provided with an adder 1, an adder input control circuit 2, a pre-charge circuit 3, a latch circuit 4, a one-shot pulse generator 5, a changeover device 6, a counter 7, an OR gate G1, and a delay circuit 8.例文帳に追加

本発明の遅延時間自動検出回路は、アダー１と、アダー入力制御回路２と、プリチャージ回路３と、ラッチ回路４と、ワンショットパルス生成器５と、切替器６と、カウンタ７と、ＯＲゲートＧ１と、遅延回路８とを備える。 - 特許庁

Phase delay circuits 2, 4 write the delay to the input signals from the synchronization detection circuits in response to the phase adjustment write signals and externally output the results as output signals i, j in response to the phase adjustment read signals.例文帳に追加

位相遅延回路２，４は、同期検出回路からの入力信号を位相調整書込み信号に応答して書き込み、また位相調整読出し信号に応答して出力信号ｉ，ｊとして外部へ出力する。 - 特許庁

The device for introducing the variable length delay instruction is provided with an input line 32, a delay device for receiving information read from a source register 33, a multi-plexer 36, and a selecting line 35.例文帳に追加

可変長遅延命令を導入するための装置は、ソースレジスタから情報を読み出すための入力ライン（３２）と、ソースレジスタ（３３）から読み出された情報を受け取るための遅延装置と、マルチプレクサ（３６）と、選択ライン（３５）とを備える。 - 特許庁

A disclosure delay part 16 performs setting so as to successively disclose the message to corresponding users according to the set disclosure delay time, and the message input and output part 18 transmits an e-mail showing the disclosure to the user concerned.例文帳に追加

公開遅延部１６は、設定された公開遅延時間に従って、順次該当するユーザにメッセージを公開するよう設定を行い、メッセージ入出力部１８は、そのユーザに公開された旨を伝える電子メールを送信する。 - 特許庁

Input data from an input terminal 1 are stored in a data storage part 4a of a storage circuit 4, and input parity corresponding to the input data is generated by a parity generating circuit 7, delayed by ≥1 bit through a write address delay circuit 8, and stored in a parity storage part 4b of the storage part 4a.例文帳に追加

記憶回路４のデータ記憶部４ａに入力端子１からの入力データを記憶すると共に、この入力データに対応する入力パリティをパリティ生成回路７で生成し、書き込みアドレス遅延回路８で１ビット以上遅延させて記憶回路４のパリティ記憶部４ｂに記憶させる。 - 特許庁

A timing verification device 11 computes a pulse width in a clock input terminal of an FF (Flip-Flop), to which an input clock signal is transmitted, with the pulse width of the input clock signal and a fluctuation coefficient according to the delay value and operation frequency of the input clock signal, and compares the computed pulse width with a reference value.例文帳に追加

タイミング検証装置１１は、入力されるクロック信号のパルス幅と、そのクロック信号の遅延値と動作周波数に応じた変動係数とによってそのクロック信号が伝達されるＦＦのクロック入力端子におけるパルス幅を算出し、該パルス幅と規格値とを比較するようにした。 - 特許庁

The semiconductor device 100 is provided with an external clock signal input terminal 101, external reset signal input terminal 102, input driver 103, an input driver 104, flip-flop 105, a delay element 106, 1/n counter 107, output driver 108, and external output terminal 109.例文帳に追加

本発明の半導体装置１００は、外部クロック信号入力端子１０１と、外部リセット信号入力端子１０２と、入力ドライバ１０３と、入力ドライバ１０４と、フリップフロップ１０５と、ディレイ素子１０６と、１／ｎカウンタ１０７と、出力ドライバ１０８と、外部出力端子１０９と、を備えている。 - 特許庁

A wiring connecting an output terminal Q of an output signal in the flip-flop Fn and an input terminal R of an output signal in the flip-flop Fn is provided with a delay circuit 10 delaying input of the output signal for the input terminal R.例文帳に追加

フリップフロップＦｎにおける出力信号の出力端子Ｑと、フリップフロップＦｎにおける出力信号の入力端子Ｒとを接続する配線には、出力信号の入力端子Ｒへの入力を遅延させる遅延回路１０を備える。 - 特許庁

The semiconductor device having the signal phase control function between an input and an output for outputting an output signal in which phase is synchronized with that of an external input signal at the time of inputting the input signal is provided with a phase control means and an output signal delay means.例文帳に追加

外部入力信号の入力に対して該入力信号と位相同期した出力信号を出力する入力—出力間での信号位相調整機能を備えた半導体装置が位相調整手段と出力信号遅延手段とを有する。 - 特許庁

To provide a server device capable of shortening a delay time while maintaining the quality of a display image by adaptively controlling the amount of the thinning of input commands, to provide an input command processing method and an input command processing program thereof, and to provide a terminal device.例文帳に追加

本発明は、入力コマンドの間引き量を適応的に制御して、表示画像の品質を維持しながら遅延時間を短縮することができるサーバ装置、並びにその入力コマンド処理方法及び入力コマンド処理プログラム、端末装置を提供する。 - 特許庁

The driving circuit of the light emitter has a delay circuit which delays an input signal for driving the light emitter, a rising detecting circuit which detects the rising of the input signal, and a falling detecting circuit which detects the falling of the input signal.例文帳に追加

発光素子の駆動回路は、発光素子を駆動するための入力信号を遅延させる遅延回路と、入力信号の立ち上がりを検出する立ち上がり検出回路と、入力信号の立ち下がりを検出する立ち下がり検出回路とを有する。 - 特許庁

When the actual input to be received with delay is not matched with the predicted and speculatively executed input, it is determined that the speculative execution fails, and the status is returned to the previous time, and the processing is re-executed based on the actual input.例文帳に追加

そうして、もし遅れて受信する実際の入力と、予測して投機実行したときの入力が一致していない場合には、投機実行が失敗だったとして、その前の時刻に状態が戻され、その実際の入力に基づき、処理が再実行される。 - 特許庁

In the case where an encoded signal having a state corresponding to the delay element that outputs the pulse signal to be input to the state change detection circuit 1002 is input and the state change detection signal is input, an encoded signal latch circuit 1003 latches the encoded signal.例文帳に追加

エンコード信号ラッチ回路1003は、状態変化検出回路1002に入力されるパルス信号を出力した遅延素子に応じた状態を有するエンコード信号が入力され、状態変化検出信号が入力された場合にエンコード信号をラッチする。 - 特許庁

To reduce a difference in transition time of an output signal between rising and falling of an input signal by improving delay in transition of the output signal in the falling of the input signal in a current mirror type differential amplifier for comparing fixed electrical potential with the input signal.例文帳に追加

固定電位と入力信号を比較するカレントミラー型差動増幅器において、入力信号の立ち下り時に出力信号の遷移の遅れを改善して入力信号の立ち上がり時と立ち下がり時で出力信号の遷移時間差を少なくする。 - 特許庁

The address signal input circuit 200-0 includes an address signal transmitting circuit 210 activated by an activating signal FACT, delay circuits 220, 230 delaying the output of the address signal transmitting circuit 210 and transmitting it, and a delay time selecting circuit 250 selecting either one of the delay circuit 220 or the delay circuit 230 in accordance with the kind of access and transmitting it to an address decoder 40.例文帳に追加

アドレス入力回路は、活性化信号ＦＡＴＤによって活性化されるアドレス伝達回路２１０と、アドレス信号伝達回路の出力を遅延して出力する遅延回路２２０、２３０と、アクセスの種類に応じて遅延回路２２０および遅延回路２３０のいずれか一方を選択してアドレスデコーダ４０に伝達する遅延時間選択回路２５０を含む。 - 特許庁

A delay indicated value calculating circuit 101 obtains a delay indicated value which is obtained by cumulatively adding M-N in every cycle of the input clock signal and generated by subtracting N from K when the delay indicated value K exceeds N, and increases or decreases the delay indicated value K according to a phase adjustment signal 30 showing phase control over the output clock signal.例文帳に追加

遅延指示値算出回路１０１により、入力クロック信号のサイクルごとにＭ−Ｎを累積的に加算した値からなる遅延指示値Ｋであって、かつ遅延指示値ＫがＮ以上となった場合にはＫからＮを減算した値となる遅延指示値Ｋを求め、出力クロック信号に対する位相制御を示す位相調整信号３０に応じて遅延指示値Ｋの値を増減する。 - 特許庁

The audio transmitter comprises an input means for inputting an audio signal, a delay means for delaying the inputted audio signal, a transmission means for transmitting the delayed audio signal, a distance setting means for setting a distance from a speaker to a listening position, and a delay time setting means for setting a delay time in the delay means according to the set distance.例文帳に追加

オーディオ信号を入力する入力手段と、入力されたオーディオ信号を遅延する遅延手段と、遅延されたオーディオ信号を送信する送信手段と、スピーカからリスニング位置までの距離を設定する距離設定手段と、設定された距離に応じて、遅延手段におけるオーディオ信号の遅延時間を設定する遅延時間設定手段とを備える。 - 特許庁

A parallel A/D conversion circuit comprises a plurality of comparators for comparing input signals in parallel, input signal wirings for distributing an input signal to the plurality of comparators, and a sampling clock distribution circuit for distributing a sampling clock for sampling the input signal for the plurality of comparators and determining distributing timing of the sampling clock in accordance with a delay of the input signal by the input signal wirings.例文帳に追加

並列形Ａ／Ｄ変換回路は、入力信号を並列に比較する複数の比較器と、複数の比較器に対して入力信号を分配する入力信号配線と、複数の比較器に対して入力信号をサンプリングするサンプリングクロックを分配し、サンプリングクロックの分配タイミングが、入力信号配線による入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有している。 - 特許庁

The latency counter includes a clock delay module for delaying an input clock based on at least one delay amount to output it as a delayed input clock, a frequency detector for detecting the frequency of a specific signal in a memory to set a delay amount based on this frequency, and a delay control signal generation module for outputting first and second delayed control signals corresponding to memory access control signals.例文帳に追加

レイテンシーカウンターは、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含む。 - 特許庁

A coefficient multiplication part 23 multiplies an input signal by a coefficient calculated by delay parts 10 and 11, coefficient multiplication parts 20, 21 and 22, addition parts 30, 31 and 32, and an offset constant part 40, based on the input signal.例文帳に追加

入力信号に基づいて、遅延部１０，１１と、係数乗算部２０，２１，２２と、加算部３０，３１，３２と、オフセット定数部４０とで算出した係数を、係数乗算部２３で入力信号と乗算する。 - 特許庁

According to a time stamp mechanism, an input time stamp related to data to be encoded is generated and replaced by using a data delay constant before an output by an output time stamp derived from the input time stamp.例文帳に追加

タイムスタンプ機構によれば、符号化されるべきデータに関連する入力タイムスタンプが発生され、データ遅延定数を用いて入力タイムスタンプから導出される出力タイムスタンプによる出力の前に置き換えられる。 - 特許庁

After delaying one side of two signals generated in a first logic circuit 101 by a first delay additive circuit 103, a loop back is carried out from an input/output terminal 105, one side of two signals is input to a second logic circuit 102.例文帳に追加

第１の論理回路１０１で発生した２つの信号の一方を第１の遅延付加回路１０３で遅延させた後に、入出力端子１０５からループバックさせて、第２の論理回路１０２に入力する。 - 特許庁

An encoding device variably determines the size of partial areas for dividing an input image within a maximum size determined by an allowable encoding delay time, and divides the input image into the partial areas.例文帳に追加

符号化装置は、許容される符号化遅延時間により定まる最大サイズ内で、入力された入力画像を分割する部分領域のサイズを可変に決定して、入力画像を部分領域に分割する。 - 特許庁

Between a reset input terminal 3 and a reset circuit 9, resistors 30 and 31, a comparator 32, an RS flip-flop 33, a delay circuit 34 and an N channel transistor 35 are arranged and the voltage level of the reset input terminal 3 is monitored.例文帳に追加

リセット入力端子３とリセット回路９との間に、抵抗３０，３１、コンパレータ３２、ＲＳフリップフロップ３３、遅延回路３４、Ｎチャネルトランジスタ３５を配置し、リセット入力端子３の電圧レベルを監視する。 - 特許庁

Thereby, interchangeability of an input/output terminal with the general purpose memory LSI can be kept, the increasing of the number of input/output terminals can be reduced, and increasing of memory access delay due to restriction of command issue can be prevented.例文帳に追加

これにより、汎用メモリＬＳＩとの入出力端子の互換性を維持し又は、入出力端子数の増加を低減し、且つ、コマンド発行の制限によるメモリアクセス遅延の増加を防ぐことができる。 - 特許庁

To provide a semiconductor integrated circuit in which input/output wiring is formed on the area of a microcell for reducing any signal delay or crosstalk noise by reducing coupling capacitance between in-microcell wiring and input/output wiring.例文帳に追加

マクロセルの領域上に入出力配線が形成された半導体集積回路において、マクロセル内の配線と入出力配線との結合容量を減少させて、信号遅延やクロストークノイズを低減する。 - 特許庁

A subtractor 63 subtracts the added value of the input value and the feedback value in a preceding frame, which is obtained as a result of the delay from the added value of the input value and the feedback value in the current value.例文帳に追加

減算器６３は、画素毎に、現在のフレームにおいて入力値と帰還値とが加算された値から、遅延の結果得られた、１つ前のフレームにおいて入力値と帰還値とが加算された値を減算する。 - 特許庁

To provide a pulse delay circuit by a multiple phase clock system where a pulse can be delayed by a multiple phase clock signal which is asynchronous with an input clock signal and input pulse width can be stored.例文帳に追加

入力クロック信号と非同期な多相クロック信号によりパルスを遅延させることができ、入力パルス幅の保存ができる多相クロック方式によるパルス遅延回路を提供することを課題とする。 - 特許庁

A delay information setting part 14 sets output load given to an outer terminal and input wave corruption by the input/output attribute of a signal, a signal name having a common character string and the combination of them.例文帳に追加

遅延情報設定部１４は、信号の入出力属性、共通する文字列を持つ信号名およびその組み合わせによる、外部端子へ与える出力負荷および入力波形鈍りの設定を行う。 - 特許庁

To provide a coordinate input device capable of making a delay time from an input to an output inconspicuous without using any special equipment, and to provide its control method and a program.例文帳に追加

入力から出力までの遅延時間が変化した場合であっても、その時間を特別な機器を用いずに目立たなくすることができる座標入力装置及びその制御方法、並びにプログラムを提供する。 - 特許庁

A gate signal having a pulse length required to be removed is generated by using a gate pulse generation circuit based on an input signal and its inverted signal, and determined by a comparison circuit together with an input signal coming via a delay line.例文帳に追加

入力信号、及びその反転信号をに基づき、排除したいパルス長のゲート信号をゲートパルス生成回路用いて生成、デイレーラインを経由してきた入力信号とを比較回路にて判定。 - 特許庁

The video signal with the closed captions includes closed captions character information of a closed caption page unit and input delay time information of each closed caption page required from the input start of a closed caption character till the transmission of the closed caption data.例文帳に追加

また、字幕付き映像信号は、字幕ページ単位の字幕文字情報と、字幕文字の入力開始から当該字幕データの送出までに要する字幕ページごとの入力遅延時間情報を含んでいる。 - 特許庁

On the other output of the first logic circuit 101, a loop back is carried out at a standard input/output terminal 106, the other output is input to the second logic circuit 102, after delaying further at a second delay additive circuit 104.例文帳に追加

また、第１の論理回路１０１のもう一方の出力は、基準入出力端子１０６でループバックさせ、さらに第２の遅延付加回路１０４で遅延させた後に第２の論理回路１０２に入力する。 - 特許庁

A cell characterization part 23 performs cell characterization to combinations between the input pins and the output pins divided by the input/output pin division part 22, and generates a cell delay table to each of the combinations.例文帳に追加

セルキャラクタライズ部２３は、入出力ピン分割部２２によって分割された入力ピンと出力ピンとの組み合わせに対してセルキャラクタライゼーションを行ない、組み合わせのそれぞれに対してセル遅延テーブルを生成する。 - 特許庁

To provide a semiconductor device having delay lines, capable of delaying an input signal with a wide variation width while maintaining the loading applied to an input terminal and the amount of operation current to minimum levels.例文帳に追加

広い変動幅で入力信号を遅延させる一方、入力端に加えられるローディング及びその動作電流量を最小限に維持することができる遅延ラインを備える半導体装置を提供すること。 - 特許庁

To control a transfer torque capacity matching input shaft torque in an automatic transmission which shifts gears through selective engagement of frictional engagement elements; and to prevent delay of shifts when the input shaft torque is small.例文帳に追加

摩擦係合要素の掛け替えによって変速を行う自動変速機において、入力軸トルクに応じた伝達トルク容量に制御すると共に、入力軸トルクが小さいときに変速が間延びすることを防止する。 - 特許庁

In a NAND circuit 104, an input terminal is connected to an input terminal 201 of the delay circuit 100 and an inverter 103, and an output terminal is connected to a gate terminal of the P-channel MOS transistor 105.例文帳に追加

ＮＡＮＤ回路１０４は、入力端子が、遅延回路１００の入力端子２０１とインバータ１０３へ接続され、出力端子がＰチャネル型ＭＯＳトランジスタ１０５のゲート端子へ接続される。 - 特許庁